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文檔簡介

ISEDesignSuite14 4設(shè)計(jì)平臺使用介紹 1 xilinx版本 ISEDesignSuite14 4設(shè)計(jì)平臺 2 平臺起始畫面 3 建立專案 點(diǎn)File NewProject並為專案命名 4 Simulator選擇 Isim內(nèi)建模擬器 模擬器選擇 5 Preterredlanguage選擇 選擇描述語言 6 ProjectSummary專案概要 7 Test專案建立完成 Test專案建立完成 8 專案下建立Newsource 9 專案下建立Newsource 1 選擇VerilogModule 2 輸入名稱 10 定義模組接腳 11 新建source概要 12 NewSource建立完成 13 編寫範(fàn)例半加器並存檔 14 ManualCompileOrder選擇性 15 在Verilogmodule直接做模擬 16 在HalfadderModule加入Newsource 17 選擇VerilogTestFicture的Sourcetype 18 選擇Source連結(jié)性 19 VerilogTestFixtureSource概要 20 VerilogTestFixtureSource完成後 21 Implementation Simulation差別 22 Halfadder vtf編寫內(nèi)容 23 開始做模擬 24 發(fā)現(xiàn)波形不能表達(dá)半加器邏輯 沒有出現(xiàn)波型 25 修改InputA B變化 25 模擬波形記得ZoomToFull 修改InputA B後波形出現(xiàn)了 此課件

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