電子靜態(tài)放電CMOS.doc

此文檔收集于網(wǎng)絡(luò)，如有侵權(quán)，請聯(lián)系網(wǎng)站刪除第一章 簡介 (Introduction)在互補(bǔ)式金氧半(CMOS)積體電路中，隨著量產(chǎn)製程的演進(jìn)，元件的尺寸已縮減到深次微米(deep-submicron)階段，以增進(jìn)積體電路(IC)的性能及運(yùn)算速度，以及降低每顆晶片的製造成本。但隨著元件尺寸的縮減，卻出現(xiàn)一些可靠度的問題。在次微米技術(shù)中，為了克服所謂熱載子(Hot-Carrier)問題而發(fā)展出LDD(Lightly-Doped Drain)製程與結(jié)構(gòu); 為了降低CMOS元件汲極(drain)與源極(source)的寄生電阻(sheet resistance) Rs 與 Rd，而發(fā)展出Silicide製程; 為了降低 CMOS元件閘級的寄生電阻 Rg，而發(fā)展出 Polycide 製程 ; 在更進(jìn)步的製程中把Silicide 與 Polycide 一起製造，而發(fā)展出所謂Salicide 製程。在 1.0微米(含)以下的先進(jìn)製程都使用上述幾種重要的製程技術(shù)，以提昇積體電路的運(yùn)算速度及可靠度。CMOS製程技術(shù)的演進(jìn)如表1-1所示，其元件結(jié)構(gòu)示意圖如圖1-1所示。 表1-1 CMOS 製程技術(shù)的演進(jìn)Feature Size(mm)3210.80.50.350.25Junction Depth(mm)0.80.50.350.30.250.20.15Gate-Oxide Thickness(A)5004002001501007050LDDNoNoYesYesYesYesYesSalicide (Silicide)NoNoNoNoYesYesYes圖1-1但是，CMOS 元件因?yàn)樯鲜鱿冗M(jìn)的製程技術(shù)以及縮得更小的元件尺寸，使得次微米CMOS積體電路對靜電放電(Electrostatic Discharge ESD)的防護(hù)能力下降很多。但外界環(huán)境中所產(chǎn)生的靜電並未減少，故CMOS積體電路因ESD而損傷的情形更形嚴(yán)重。舉例來說，當(dāng)一常用的輸出緩衝級(output buffer)元件的通道寬度(channel width)固定在300微米(mm)，用2微米傳統(tǒng)技術(shù)製造的NMOS元件可耐壓超過3千伏特(人體放電模式)；用1微米製程加上LDD技術(shù)來製造的元件，其ESD耐壓度不到2 千伏特；用 1 微米製程加上 LDD 及 Silicide 技術(shù)來製造的元件，其 ESD 耐壓度僅約1 千伏特左右而已。由此可知，就算元件的尺寸大小不變，因製程的先進(jìn)，元件的 ESD 防護(hù)能力亦大幅地滑落；就算把元件的尺寸加大，其 ESD 耐壓度不見得成正比地被提昇，元件尺寸增大相對地所佔(zhàn)的佈局面積也被增大，整個(gè)晶片大小也會(huì)被增大，其對靜電放電的承受能力卻反而嚴(yán)重地下降，許多深次微米 CMOS 積體電路產(chǎn)品都面臨了這個(gè)棘手的問題。但是，CMOS 積體電路對靜電放電防護(hù)能力的規(guī)格確沒有變化，積體電路產(chǎn)品的 ESD 規(guī)格如表 1-2所示。 表 1-2 積體電路產(chǎn)品的 ESD 規(guī)格人體放電模式 (Human-Body Model)機(jī)器放電模式 (Machine Model)元件充電模式 (Charged-Device Model)Okey2000V200V1000VSafe4000V400V1500VSuper10000V1000V2000V因此，在這個(gè)裡，我們將教導(dǎo)您有關(guān)積體電路的ESD知識，並介紹積體電路的 ESD 規(guī)格標(biāo)準(zhǔn)以及積體電路產(chǎn)品的ESD測試方法；再來，我們將教導(dǎo)您有關(guān)積體電路的各種ESD防護(hù)設(shè)計(jì)，其相關(guān)技術(shù)含括製程 (Process)、元件(Device)、電路 (Circuits) 、系統(tǒng) (Systems) 、以及測量(Measurement) 。這些相關(guān)技術(shù)的介紹及設(shè)計(jì)實(shí)例的說明，必能協(xié)助您解決積體電路產(chǎn)品所遭遇到的ESD問題。第二章 靜電放電的模式以及工業(yè)測試標(biāo)準(zhǔn)因ESD產(chǎn)生的原因及其對積體電路放電的方式不同，ESD目前被分類為下列四類: (1) 人體放電模式 (Human-Body Model, HBM) (2) 機(jī)器放電模式 (Machine Model, MM) (3) 元件充電模式 (Charged-Device Model, CDM) (4) 電場感應(yīng)模式 (Field-Induced Model, FIM) 本章節(jié)即對此四類靜電放電現(xiàn)象詳加說明，並比較各類放電現(xiàn)象的電流大小 2.1 人體放電模式 (Human-Body Model, HBM) :人體放電模式(HBM)的ESD是指因人體在地上走動(dòng)磨擦或其他因素在人體上已累積了靜電，當(dāng)此人去碰觸到IC時(shí)，人體上的靜電便會(huì)經(jīng)由IC的腳(pin)而進(jìn)入IC內(nèi)，再經(jīng)由IC放電到地去，如圖2.1-1(a)所示。此放電的過程會(huì)在短到幾百毫微秒(ns)的時(shí)間內(nèi)產(chǎn)生數(shù)安培的瞬間放電電流，此電流會(huì)把IC內(nèi)的元件給燒毀。不同HBM靜電電壓相對產(chǎn)生的瞬間放電電流與時(shí)間的關(guān)係顯示於圖2.1-1(b)。對一般商用IC的2-KV ESD放電電壓而言，其瞬間放電電流的尖峰值大約是1.33 安培。圖2.1-1(a) HBM的ESD發(fā)生情形 圖2.1-1(b) 在不同HBM靜電電壓下，其靜電放電之電流與時(shí)間的關(guān)係有關(guān)於HBM的ESD已有工業(yè)測試的標(biāo)準(zhǔn)，為現(xiàn)今各國用來判斷IC之ESD可靠度的重要依據(jù)。圖2.1-2顯示此工業(yè)標(biāo)準(zhǔn) (MIL-STD-883C method 3015.7)的等效電路圖，其中人體的 等效電容定為100pF，人體的等效放電電阻定為1.5K。另外在國際電子工業(yè)標(biāo)準(zhǔn)(EIA/JEDEC STANDARD)中，亦對此人體放電模式訂定測試規(guī)範(fàn)(EIA/JESD22-A114-A)，詳細(xì)情形請參閱該工業(yè)標(biāo)準(zhǔn)。Test Standard : MIL-STD-883C Method 3015.7 CLASSIFICATIONSensitivityClass 10 to 1,999 VoltsClass 22,000 to 3,999 VoltsClass 34,000 to 15,999 Volts圖2.1-2 人體放電模式(HBM)的工業(yè)標(biāo)準(zhǔn)測試等效電路及其耐壓能力等級分類2.2 機(jī)器放電模式 (Machine Model, MM)機(jī)器放電模式的ESD是指機(jī)器(例如機(jī)械手臂)本身累積了靜電，當(dāng)此機(jī)器去碰觸到IC時(shí)，該靜電便經(jīng)由IC的pin放電。此機(jī)器放電模式的工業(yè)測試標(biāo)準(zhǔn)為 EIAJ-IC-121 method20，其等效電路圖如圖2.2-1所示。 Test Standard : EIAJ-IC-121 Method 20 CLASSSTRESS LEVELSM00 to 50VM150 to 100VM2100 to 200VM3200 to 400VM4400 to 800V圖2.2-1 機(jī)器放電模式(MM)的工業(yè)標(biāo)準(zhǔn)測試等效電路及其耐壓能力等級分類因?yàn)榇蠖鄶?shù)機(jī)器都是用金屬製造的，其機(jī)器放電模式的等效電阻為0，但其等效電容定為200pF。由於機(jī)器放電模式的等效電阻為0，故其放電的過程更短，在幾毫微秒到幾十毫微秒之內(nèi)會(huì)有數(shù)安培的瞬間放電電流產(chǎn)生。有關(guān)2-KV HBM與200-V MM的放電電流比較，顯示於圖2.2-2中。雖然HBM的電壓2 KV比MM的電壓200V來得大，但是200-V MM的放電電流卻比2-KV HBM的放電電流來得大很多，因此機(jī)器放電模式對IC的破壞力更大。在圖2.2-2中，該200-V MM的放電電流波形有上下振動(dòng)(Ring)的情形，是因?yàn)闇y試機(jī)臺(tái)導(dǎo)線的雜散等效電感與電容互相耦合而引起的。圖2.2-2 人體放電模式(2-KV) 與機(jī)器放電模式(200V) 放電電流的比較圖 另外在國際電子工業(yè)標(biāo)準(zhǔn) (EIA/JEDEC STANDARD) 中，亦對此機(jī)器放電模式訂定測試規(guī)範(fàn) (EIA/JESD22-A115-A) ，詳細(xì)情形請參閱該工業(yè)標(biāo)準(zhǔn)。 2.3 元件充電模式 (Charged-Device Model, CDM)此放電模式是指IC先因磨擦或其他因素而在IC內(nèi)部累積了靜電，但在靜電累積的過程中IC並未被損傷。此帶有靜電的IC在處理過程中，當(dāng)其pin去碰觸到接地面時(shí)，IC內(nèi)部的靜電便會(huì)經(jīng)由pin自IC內(nèi)部流出來，而造成了放電的現(xiàn)象。 此種模式的放電時(shí)間更短，僅約幾毫微秒之內(nèi)，而且放電現(xiàn)象更難以真實(shí)的被模擬。因?yàn)镮C內(nèi)部累積的靜電會(huì)因IC元件本身對地的等效電容而變，IC擺放的角度與位置以及IC所用的包裝型式都會(huì)造成不同的等效電容。由於具有多項(xiàng)變化因素難定，因此，有關(guān)此模式放電的工業(yè)測試標(biāo)準(zhǔn)仍在協(xié)議中，但已有此類測試機(jī)臺(tái)在銷售中。該元件充電模式(CDM) ESD可能發(fā)生的原因及放電的情形顯示於圖2.3-1(a)與圖2.3-1(b)中。該元件充電模式靜電放電的等效電路圖顯示於圖2.3-2(a)中。IC在名種角度擺放下的等效電容值顯示於圖2.3-2(b)中，此電容值會(huì)導(dǎo)致不同的靜電電量累積於IC內(nèi)部。 圖2.3-1(a) Charged-Device Mode靜電放電可能發(fā)生的情形。IC自IC管中滑出後，帶電的IC腳接觸接到地面而形成放電現(xiàn)象。 圖2.3-1(b) Charged-Device Mode靜電放電可能發(fā)生的情形。IC自IC管中滑出後，IC腳朝上，但經(jīng)由接地的金屬工具 而放電。 圖2.3-2(a) Charged-Device Model靜電放電的等效電路圖 圖2.3-2(b) IC在各種角度下的等效雜散電容值 有關(guān)2-KV HBM, 200-V MM, 與1-KV CDM的放電電流比較，顯示於圖2.3-3中。其中，該1-KV CDM的放電電流在不到1ns的時(shí)間內(nèi)，便已衝到約15安培的尖峰值，但其放電的總時(shí)段約在10ns的時(shí)間內(nèi)便結(jié)束。此種放電現(xiàn)象更易造成積體電路的損傷。圖2.3-3人體放電模式(2-KV)，機(jī)器放電模式(200V)， 與元件充電模式(1-KV)放電電流的比2.4 電場感應(yīng)模式(Field-Induced Model, FIM)此FIM模式的靜電放電發(fā)生是因電場感應(yīng)而起的。當(dāng)IC因輸送帶或其他因素而經(jīng)過一電場時(shí)，其相對極性的電荷可能會(huì)自一些IC腳而排放掉，等IC通過電場之後，IC本身便累積了靜電荷，此靜電荷會(huì)以類似CDM的模式放電出來。有關(guān)FIM的放電模式早在雙載子(bipolar)電晶體時(shí)代就已被發(fā)現(xiàn)，現(xiàn)今已有工業(yè)測試標(biāo)準(zhǔn)。在國際電子工業(yè)標(biāo)準(zhǔn)(EIA/JEDEC STANDARD) 中，亦已對此電場感應(yīng)模式訂定測試規(guī)範(fàn) (JESD22-C101)，詳細(xì)情形請參閱該工業(yè)標(biāo)準(zhǔn)。第三章 靜電放電的測試在了解靜電放電的模式後，正本清源的工作只做了一半，接下來必需了解靜電放電如何影響IC內(nèi)部，而靜電放電電流如何在IC中流竄是有一脈絡(luò)可循，針對各pin間做交叉放電分析是最基本的測試方式，但並非胡亂交叉測試就能得到結(jié)論，必需有一套正確而快速的測試方法做為測試的準(zhǔn)則。但I(xiàn)C對靜電有一定的承受能力，想得知IC的靜電耐受力，在做測試分析時(shí)需有一套正確的判斷標(biāo)準(zhǔn)，否則光有測試方法而無判讀方法也徒枉然。在本章中，將對靜電放電的測試及判讀做一介紹。3.1 靜電放電測試組合3.1.1 I/O Pin的靜電放電測試靜電的累積可能是正的或負(fù)的電荷，因此靜電放電測試對同一IC腳而言是具有正與負(fù)兩種極性。對每一I/O (Input or Output) Pin而言，HBM與MM靜電放電對IC的放電，有下列四種ESD測試組合，其等效電路示意圖如圖3.1-1所示。 圖3.1-1 I/O Pin 的靜電放電測試組合 1. PS-mode:VSS腳接地，正的ESD電壓出現(xiàn)在該I/O腳對VSS腳放電，此時(shí)VDD與其他腳皆浮接； 2. NS-mode:VSS腳接地，負(fù)的ESD電壓出現(xiàn)在該I/O腳對VSS腳放電，此時(shí)VDD與其他腳皆浮接； 3. PD-mode:VDD腳接地，正的ESD電壓出現(xiàn)在該I/O腳對VDD腳放電，此時(shí)VSS與其他腳皆浮接； 4. ND-mode:VDD腳接地，負(fù)的ESD電壓出現(xiàn)在該I/O腳對VDD腳放電，此時(shí)VDD與其他腳浮接。 3.1.2 Pin-to-Pin的靜電放電測試但靜電放電可能出現(xiàn)在IC的任何兩隻腳之間，若該兩隻腳之間無直接的相關(guān)電路，唯一共同使用的是VDD與VSS電源線相連接。ESD發(fā)生在不相干的兩支IC腳之間時(shí)，靜電放電電流會(huì)先經(jīng)由某部份的電路跑到VDD或VSS電源線上，再由VDD或VSS電源連接線跑到另一支IC腳，再由那支IC腳流出IC之外。若每一IC的每兩腳之間都要做測試，那麼一顆40 pin的IC便要有1560種排列組合的ESD測試，這太浪費(fèi)測試時(shí)間。因此，改良式的測試方法如圖3.1-2所示，即所謂的Pin-to-Pin 測試。在該P(yáng)in-to-Pin 測試組合中，亦由於靜電放電的正負(fù)極性而分成兩種測試模式 : 圖3.1-2 Pin-to-Pin 的靜電放電測試組合 1. Positive-mode:正的ESD電壓出現(xiàn)在某一I/O 腳，此時(shí)所有其他I/O 腳皆一起接地，但所有的VDD腳與VSS腳皆浮接； 2. Negative-mode:負(fù)的ESD電壓出現(xiàn)在某一I/O 腳，此時(shí)所有其他I/O 腳皆一起接地，但所有的VDD腳與VSS腳皆浮接。3.1.3 VDD-to-VSS的靜電放電測試靜電放電也可能發(fā)生在VDD腳與VSS腳之間，因此對VDD腳與VSS腳有下列的ESD測試組合，其等效電路示意圖如圖3.1-3所示。圖3.1-3 VDD-to-VSS 的靜電放電測試組合 1. Positive-mode:正的ESD電壓出現(xiàn)在VDD腳，此時(shí)VSS腳接地，但所有I/O 腳皆浮接； 2. Negative-mode:負(fù)的ESD電壓出現(xiàn)在VDD腳，此時(shí)VSS腳接地，但所有I/O腳皆浮接。 3.1.4 Analog Pin的靜電放電測試在類比(Analog) IC內(nèi)常有差動(dòng)輸入級(Differential Pair)，例如運(yùn)算放大器(OP AMP) 的輸入級，如果該差動(dòng)輸入級的正負(fù)輸入端都連接到IC的Pin時(shí)，這兩支輸入腳要另外單獨(dú)做靜電放電測試，以驗(yàn)證該兩支輸入腳所連接的差動(dòng)輸入級會(huì)不會(huì)被靜電放電所破壞，其等效電路示意圖如圖3.1-4所示。 圖3.1-4 Analog Pin 的靜電放電測試組合 1. Positive-mode:正的ESD電壓出現(xiàn)在差動(dòng)輸入級的正輸入腳位，此時(shí)差動(dòng)輸入級的負(fù)輸腳接地， 但其他所有I/O 腳以及VDD與VSS腳皆浮接； 2. Negative-mode:負(fù)的ESD電壓出現(xiàn)在差動(dòng)輸入級的正輸入腳位， 此時(shí)差動(dòng)輸入級的負(fù)輸入腳接地， 但其他所有I/O 腳以及VDD與VSS腳皆浮接。 3.1.5 CDM的靜電放電測試由於元件充電模式(CDM)的靜電放電機(jī)制與前述的HBM及MM 放電機(jī)制不同，因此CDM的靜電放電測試如圖3.1-5所示。首先，靜電電壓被充入該積體電路的基體之中，並儲(chǔ)存在其基體之中，為避免充電過程造成IC損傷，因此充電電壓必須經(jīng)由一高電阻值(10M以上)的限流電阻對IC基體充電，對P型基體之IC而言，VSS腳位是含連接到其基體，因此該充電電壓是經(jīng)由該限流電阻對IC的VSS腳充電。當(dāng)IC充電之後，IC本身即便帶有正極性的或負(fù)極性的電壓，該IC的其他腳位(包括Input, Output, I/O, 以及VDD腳位)再分別接地放電，以完成CDM的靜電放電測試。由腳位接地放電的方式，CDM又可分為socketed以及non-socketed兩種，其中socketed的CDM放電是指該腳位接地放電時(shí)是經(jīng)由IC插座與relay開關(guān)而接地的。而non-socketed的CDM放電是把帶電的IC在浮接狀態(tài)下，經(jīng)由放電探棒(discharge bar)而直接接地放電。這兩種放電方式的CDM測試機(jī)臺(tái)都已有商業(yè)產(chǎn)品在銷售。 圖3.1-5 元件充電模式的靜電放電測試組合 1. Positive-mode:整顆IC處於浮接狀態(tài)， IC的基體(Substrate)先被充電而具有正極性的電壓，然後該IC的任一腳位以直接接地的方式放電； 2. Negative-mode:整顆IC處於浮接狀態(tài)， IC的基體(Substrate)先被充電而具有負(fù)極性的電壓，然後該IC的任一腳位以直接接地的方式放電。 3.2 靜電放電測試方式在每一測試模式下，IC的該測試腳先被打上(Zap)某一ESD電壓，而且在同一ESD電壓下，IC的該測試腳必須要被Zap三次，每次Zap之間的時(shí)間間隔約一秒鐘，Zap三次之後再觀看該測試腳是否己被ESD所損壞，若IC尚未被損壞則調(diào)昇ESD的電壓，再Zap三次。此ESD電壓由小而逐漸增大，如此重覆下去，直到該IC腳己被ESD所損壞，此時(shí)造成IC該測試腳損壞的ESD測試電壓稱為靜電放電故障臨界電壓 (ESD failure threshold)。 如果每次調(diào)昇的ESD測試電壓調(diào)幅太小，則測試到IC腳損壞要經(jīng)過多次的ESD放電，增長測試時(shí)間; 若每次調(diào)昇的ESD測試電壓太大，則難以較精確測出該IC腳的ESD耐壓能力。因此，有一測試經(jīng)驗(yàn)法則如表3.2-1所示，當(dāng)ESD測試電壓低於1千伏特時(shí)，每次ESD電壓增加量為50V(或100V)；當(dāng)ESD測試電壓高於1千伏特時(shí)，每次ESD電壓增加量為100V(或250V)。而ESD測試的起始電壓則從平均ESD故障臨界電壓的70%開始。 表3.2-1 ESD 測試法則 (1). Stress number = 3 Zaps. (5 Zaps, the worst case) (2). Stress step VESD = 50V(100V) for VZAP 1000V (3). Starting VZAP = 70% of averaged ESD failure threshold (VESD) 例如，某一IC的人體放電模式(HBM) ESD耐壓大概平均在2000V左右，那麼起始測試電壓約為1400V開始。測試時(shí)，1400V的ESD電壓 Zap到IC的某一腳去(相對的VDD或VSS腳要接地)，測三次1400V的ESD放電，若該IC腳尚未被損壞，則調(diào)昇ESD電壓到1500V，此1500V的ESD電壓再打到該IC腳三次，若該IC腳尚未被損壞，則再調(diào)昇ESD電壓到1600V，依此類推，直到該IC腳被靜電放電所損壞為止。 我們來估算一下，一顆40pin的IC (38支I/O，1支VDD，1支VSS)，其人體放電模式(HBM)自1400V 測到2000V，每次ESD電壓增加量為100V的情形下，所要測試的次數(shù) ： 每一測試腳在變化ESD電壓之下的Zap次數(shù)= (2000-1400)/ 100+ 1 3=21次；每一支Input/Output腳的測試組合 = 4種 ( 如圖3.1-1所示)；38支Input/output腳的總測試次數(shù)=38支4 種21次= 3192次；Pin-to-Pin 靜電放電測試(如圖3.1-2所示) 之次數(shù)=38支2種21次=1596次；VDD-to-VSS靜電放電測 試(如圖3.1-3所示)之次數(shù)=1支2種21=42次；故該40腳位IC的ESD(14002000V)總測試次數(shù)= 4830次。由上述的簡單估算可知，一具有40腳位的IC，只從1400V測到2000V，每一次電壓調(diào)昇100V，則要4830次的ESD放電測試。而在實(shí)際情形，IC腳的耐壓度可能每一支都不相同，要真正測出每一支腳的ESD耐壓程度，則所需測試次數(shù)會(huì)遠(yuǎn)超過上述的數(shù)字。因此適度放寬每次ESD電壓調(diào)昇的幅度(自100V250V)可以減少測試的次數(shù)及時(shí)間。 以上所談的ESD測試次數(shù)是指HBM測試，若該IC也要做MM以及CDM的ESD測試，則還要再加上MM及CDM的ESD測試次數(shù)。3.3 靜電放電故障判斷IC經(jīng)由ESD測試後，要判斷其是否已被ESD所破壞，以便決定是否要再進(jìn)一步測試下去，但是如何判定該IC已被ESD所損壞了呢？常見的有下述三種方法 ： 絕對漏電流：當(dāng)IC被ESD測試後，其Input/Output腳的漏電電流超過1A(或10A)。漏電電流會(huì)隨所加的偏壓大小增加而增加，在測漏電電流時(shí)所加的偏壓有人用5.5V(VDDX1.1)，也有人用7V(VDDX1.4)。 相對I-V漂移：當(dāng)IC被ESD測試後，自Input/Ouput腳看進(jìn)IC內(nèi)部的I-V特性曲線漂移量在30% (20%或40%)。 功能觀測法: 先把功能正常且符合規(guī)格之IC的每一支腳依測試組合打上某一電壓準(zhǔn)位的ESD測試電壓，再拿去測試其功能是否仍符合原來的規(guī)格。用不同的故障判定準(zhǔn)則，對同一IC而言，可能會(huì)有差距頗大的ESD故障臨界電壓。因此ESD故障臨界電壓要在有註明其故障判定準(zhǔn)則條件之下，才顯得有意義！ 3.4 靜電放電測試結(jié)果的判讀表3.4-1 某一IC的ESD測試實(shí)際結(jié)果(單位 : V) 接 地 腳VDD(+) PD-modeVDD(-) ND-modeVSS(+) PS-modeVSS(-) NS-mode測 試 腳22500-1000500OK31750-500500OK4VDDVDDVDDVDD57250OK7000OK67000OK7000OK74250-5004000-575085000-2504500-300093000OK4500-700010OKOK7500OK117250OK7250OK122000-1000500OK132250-750500OK142250OK750OK156500-750500OK161500OK500OK17VSSVSSVSSVSS表3.4-1為一IC之ESD測試結(jié)果，測試腳4是VDD，測試腳17為VSS，其他為Input或Output腳。表中OK表示其ESD耐壓超過8KV以上。對Input/Output腳有四種測試模式，我們看第7腳，其ESD耐壓分別為4250V(PD-mode)，-500V(ND-mode)，4000V(PS-mode)，以及 -5750V(NS-mode)，此第7腳的靜電放電故障臨界電壓(ESD failure threshold)定義為其四種測試模式下的最低值，即此第7腳的ESD failurethreshold為500V。另外，我們再看第11腳，其ESD耐壓分別為7250(PD-mode)，超過8000V(ND-mode)，7250(PS-mode)，以及超過8000V(NS-mode)，此第11腳的ESD failurethreshold為7250V。依此類推，每一腳都有其ESD failure threshold。而此顆IC的ESD failure threshold定義為所有IC腳中ESD failure threshold最小的那個(gè)電壓值，因此，該顆IC的ESD failure threshold僅達(dá)500V。即使有些腳的ESD耐壓可達(dá)七千多伏特，這顆IC的靜電放電故障臨界電壓仍定義為500V。因此，靜電放電防護(hù)電路的設(shè)計(jì)，要能夠提昇IC所有腳位的靜電放電故障臨界電壓，而不是只提昇某幾支腳位的靜電放電防護(hù)能力而已。IC製程特性有時(shí)會(huì)有小幅的(10%) 漂移，因此每顆IC之間的特性可能會(huì)有些微的不同，其ESD耐壓特性也可能會(huì)有差異。要有意義的產(chǎn)品品質(zhì)管制，在一批相同的IC中，要隨機(jī)取樣一些IC做ESD耐壓測試，在每樣測試中所挑選的IC數(shù)目至少大於5顆。在這些ESD耐壓測試的IC中，每一顆都可找出該顆IC的ESD failure threshold，可能每一顆之間的ESD failure threshold都不太相同，這時(shí)我們定義其中最低的ESD failure threshold為該批IC的ESD failure threshold。當(dāng)取樣的數(shù)目越多，該批IC的ESD failure threshold越精確。由上所述，ESD測試從每一支腳的測試組合，每一顆IC的測試方法，一直到整批IC ESD故障臨界電壓的判定，都給我們一個(gè)很重要的概念，ESD protection不是一支腳的問題，而是整批IC的問題。因此靜電放電防護(hù)要有效用，就必須考慮到各種ESD情形下，靜電放電電流在IC內(nèi)部流動(dòng)的路徑。 第四章 靜電放電防護(hù)設(shè)計(jì)之基本概念為了避免積體電路在生產(chǎn)過程中被靜電放電所損傷，在積體電路內(nèi)皆有製作靜電放電防護(hù)電路。靜電放電防護(hù)電路是積體電路上專門用來做靜電放電防護(hù)之用的特殊電路，此靜電放電防護(hù)電路提供了ESD電流路徑，以免ESD放電時(shí)電流流入IC內(nèi)部電路而造成損傷。在本章中，會(huì)對防護(hù)元件的設(shè)計(jì)原理，以及防護(hù)電路所常使用的元件特性加以說明。4.1 防護(hù)電路之設(shè)計(jì)概念靜電放電防護(hù)電路(ESD protection circuits)是積體電路上專門用來做靜電放電防護(hù)之用，此靜電放電防護(hù)電路提供了ESD電流路徑，以免ESD放電時(shí)，靜電電流流入IC內(nèi)部電路而造成損傷。人體放電模式(HBM)與機(jī)器放電模式(MM)之ESD來自外界，所以ESD防護(hù)電路都是做在銲墊PAD的旁邊。在輸出PAD，其輸出級大尺寸的PMOS及NMOS元件本身便可當(dāng)做ESD防謢元件來用，但是其佈局方式必須遵守Design Rules中有關(guān)ESD佈局方面的規(guī)定。在輸入PAD，因CMOS積體電路的輸入PAD一般都是連接到MOS元件的閘極(gate)，閘極氧化層是容易被ESD所打穿，因此在輸入墊的旁邊會(huì)做一組ESD防護(hù)電路來保護(hù)輸入級的元件。在VDD pad與VSS pad的旁邊也要做ESD防護(hù)電路，因?yàn)閂DD與VSS腳之間也可能遭受ESD的放電。 ESD防護(hù)電路的安排必須全方位地考慮到ESD測試的各種組合，因?yàn)橐活wIC的ESD failure threshold是看整顆IC所有腳中，在各種測試模式下，最低之ESD耐壓值為該顆IC的ESD failure threshold。因此，一個(gè)全晶片ESD防護(hù)電路的安排要如圖4.1-1所示。在圖4.1-1中，Input pad與Output pad要具有防護(hù)PS，NS，PD，及ND四種模式的靜電放電，另外，VDD到VSS也要有ESD防護(hù)電路。 圖4.1-1 全方位靜電放電防護(hù)電路的安排因ESD防護(hù)電路是為了防護(hù)ESD而加入的，故在積體電路正常操作情形下，該ESD防護(hù)電路是不動(dòng)作的，因此在加入ESD防護(hù)電路於積體電路中之時(shí)，必需要考慮到表4.1-1所列舉之注意事項(xiàng)。其中，在設(shè)計(jì)上除了要能符合積體電路所要求的ESD防護(hù)能力之外，也要儘可能地降低因?yàn)榧由显揈SD防護(hù)電路而增加的成本，例如佈局面積的增大或者製造步驟的增加等。 表4.1-1 CMOS積體電路晶片上靜電放電防護(hù)電路的設(shè)計(jì)考量1To provide ESD protection with efficient discharging paths to bypass any ESD stress. 2To protect themselves against ESD damages with some degree of robustness during ESD stress. 3To pass normal I/O signals and remain inactive when the IC is in the normal operating condition. 4To cause acceptable I/O signal delays ( as small as possible) because the ESD protection circuits are added around the I/O pads. 5To offer high ESD protection capability within small layout area. 6To maintain high latchup immunity of CMOS ICs. 7To fabricate the ESD protection circuits without adding extra steps or masks into the CMOS process. 另外，在一些前人設(shè)計(jì)的ESD防護(hù)電路中，尤其是在Input pad，其ESD防護(hù)電路只安排在Input pad與VSS之間，Input pad到VDD之間沒有安排ESD防護(hù)電路，如圖4.1-2所示。 圖4.1-2 異常靜電放電損傷積體電路內(nèi)部電路的示意圖 當(dāng)ND模式的ESD放電發(fā)生時(shí)，此負(fù)的ESD電壓會(huì)先經(jīng)由Input到VSS之間的ESD防護(hù)電路跑到VSS電源線上，沿著VSS電源線流向VDD與VSS之間的ESD防護(hù)電路，再經(jīng)由此VDD與VSS之間的ESD防護(hù)電路轉(zhuǎn)到VDD電源線上，最後由VDD pad流出此IC。ND模式的靜電放電在圖4.1-2中是藉由Input到VSS以及VDD與VSS之間的ESD防護(hù)電路來旁通ESD電流。有些人抄到了Input到VSS之間的ESD防謢電路，卻忘了加上VDD與VSS之間的ESD防護(hù)電路，這時(shí)在ND模式ESD測試組合之下，積體電路的內(nèi)部電路常常先被ESD放電電流所損壞，但是在Input pad上的ESD防護(hù)電路確毫髮未傷，這種內(nèi)部電路損傷無法自Input pad的I-V變化觀測得到，必須再經(jīng)由IC功能測試分析才會(huì)發(fā)現(xiàn)。隨著晶片的尺寸越做越大，環(huán)繞整個(gè)晶片的VDD與VSS電源線也越拉越長，寄生的電容電阻效應(yīng)便會(huì)顯現(xiàn)出來，當(dāng)IC的佈局造成電源線的雜散電容電阻效應(yīng)如圖4.1-2所示時(shí)(Rss, Rdd, C)，這些雜散電阻電容會(huì)延遲ESD電流經(jīng)由VDD與VSS之間的ESD防護(hù)電路旁通而過。這時(shí)，來不及渲洩的ESD電流便會(huì)藉著電源線的相連接而進(jìn)入到IC內(nèi)部電路中，IC的內(nèi)部電路在佈局上一般都以最小尺寸來做，也不會(huì)考慮ESD的佈局方式，因此IC內(nèi)部電路更易被此種ESD電流所損傷。因此，會(huì)造成異常的ESD損傷現(xiàn)象，也就是在I/O pad上的ESD防護(hù)電路都好好的，但內(nèi)部電路已死得很難看，這種內(nèi)部損傷是無法從單一輸入腳或輸出腳的I-V變化看得出來的。因此，當(dāng)晶片尺寸(die size)較大時(shí)，Input pad的ESD防護(hù)電路就必須要如圖4.1-1所示，在Input pad與VDD之間也要提供ESD防護(hù)電路來直接旁通ESD電流，而不要只藉由VDD與VSS之間的ESD防護(hù)電路來間接放電。有關(guān)高效率的VDD與VSS之間的ESD防護(hù)電路設(shè)計(jì)，在第七章有詳細(xì)介紹。 4.2 防護(hù)元件之選用在積體電路中加入ESD防護(hù)電路，該ESD防護(hù)電路要發(fā)揮防護(hù)效果，以避免積體電路內(nèi)的元件被ESD所損傷。當(dāng)ESD電壓出現(xiàn)在I/O腳位上時(shí)，製作於該I/O Pad旁的ESD防護(hù)電路必須要能夠及早地導(dǎo)通來排放ESD放電電流。因此，ESD防護(hù)電路內(nèi)所使用的元件必須要具有較低的崩潰電壓(breakdown voltage) 或較快的導(dǎo)通速度。在CMOS積體電路中，可用來做ESD防護(hù)的元件如下列所示： (1)電阻 (Diffusion or poly resistor) ; (2)二極體 (p-n junction) ; (3)金氧半(MOS)元件 (NMOS or PMOS) ; (4)厚氧化層元件 (Field-oxide device) ; (5)寄生的雙載子元件 (Bipolar junction transistor) ; (6)寄生的矽控整流器元件 (SCR device, p-n-p-n structure) . 這些元件可以用來設(shè)計(jì)組合成各式各樣的靜電放電防護(hù)電路，因此各式各樣的專利也已被提出來。有關(guān)專利部份，第九章有詳細(xì)資料介紹。接下來我們先了解一下上述各種元件的特性，其中電阻具有阻擋電流的能力，因此經(jīng)常與其他元件共同使用以提昇該元件的ESD耐受能力。各種元件的I-V 特性如圖4.2-1所示。雖然積體電路的ESD規(guī)格上都是標(biāo)示電壓值，例如HBM ESD要2000V，但在實(shí)際測試上ESD放電現(xiàn)象是接近電流源(current source)的性質(zhì)，放電電流的大小在第二章已有敘述。因此，一ESD防護(hù)元件在ESD stress之下，如果具有較低的工作電壓(operating voltage)，則在該ESD防護(hù)元件上所產(chǎn)生的電能(power) 就會(huì)較小，也就是因靜電放電而產(chǎn)生的熱量就會(huì)較小。這些熱量就由該ESD防護(hù)元件來承受，當(dāng)靜電放電所產(chǎn)生的熱量大於該ESD防護(hù)元件所能承受的極限值，該ESD防護(hù)元件便會(huì)燒毀，如果要能承受更大的ESD放電電流，則必需增加該ESD防護(hù)元件的元件尺寸及佈局面積以提昇其承受能力。 圖4.2-1 各種ESD防護(hù)元件的I-V特性 從圖4.2-1可知，各種ESD防護(hù)元件在順向偏壓及逆向偏壓之下，其工作電壓是不相同的，例如二極體元件在順向偏壓之下的工作電壓約在0.8 1.2V左右，但是該二極體元件在逆向偏壓之下的工作電壓約在-13 -15V左右。因此，當(dāng)相同大小的ESD放電電流流經(jīng)該二極體元件時(shí)，在逆向偏壓情形下所產(chǎn)生的熱量遠(yuǎn)大於該二極體元件在順向偏壓情形下的熱量，也就是說在相同元件尺寸大小的前提之下，二極體元件在順向偏壓之下所能承受的ESD電壓將遠(yuǎn)大於該元件在逆向偏壓之下所能承受的ESD電壓值。因此，如何設(shè)計(jì)一個(gè)具有高ESD承受能力但只佔(zhàn)用小佈局面積的ESD防護(hù)電路，必須要考慮元件在不同偏壓之下的特性。至於MOS元件或厚氧化層(Field-oxide)元件的ESD承受能力，跟該元件的第二次崩潰點(diǎn)電流(It2, econdary-breakdown current)有關(guān)。當(dāng)ESD放電電流大於該元件的It2，該元件便會(huì)造成不可回復(fù)性的損傷。有關(guān)MOS元件或厚氧化層(Field-oxide)元件的It2量測方法，我們在第五章將有詳細(xì)介紹。 在各種ESD防護(hù)元件之中，由於SCR元件在順向偏壓與逆向偏壓之下的工作電壓都只有 1V左右，因此SCR元件可在更小的佈局面積之下承受極高的ESD電壓。有關(guān)使用SCR元件來設(shè)計(jì)ESD防護(hù)電路，在第六章將有詳細(xì)介紹。 4.3 靜電放電防護(hù)電路的實(shí)例利用上述的各種元件可以組合成不同型式的ESD防護(hù)電路，常見的輸入級ESD防護(hù)如圖4.3-1所示。在圖4.3-1中，有五種不同的設(shè)計(jì)，其ESD耐壓能力也各不相同，表4.3-1顯示各種元件在同一0.8微米CMOS製程下之ESD耐壓能力。元件的佈局面積越大，耐壓度當(dāng)然會(huì)提昇，因此我們可以用單位佈局面積上的ESD承受能力來做比較。在表4.3-1中，橫向矽控整流器(lateral SCR)元件具有明顯的優(yōu)越性，在高集積度的要求下，SCR元件可以在較小的佈局面積下提供CMOS積體電路較高的ESD防護(hù)能力。 圖4.3-1 CMOS積體電路中幾種常見的輸入級ESD防護(hù)電路 The Protection Elements in Submicron CMOS On-Chip ESD Protection Circuits Diode N+/P-wellZener DiodeThin-Oxide NMOS (PMOS)Thick-Oxide DeviceLateral SCRLayoutArea(mxm)20 x 15020 x 150180 x 20060 x 10042 x 100HBM ESDFailureThreshold(Volt)5002000700040008000MM ESDFailureThreshold(Volt)502007003005000.1670.6670.1940.6671.9表4.3-1 各種元件在0.8微米CMOS製程下ESD耐壓能力之比較 第五章 傳輸線觸波產(chǎn)生器系統(tǒng)(TLPG System)前言： 從對二次崩潰點(diǎn)的了解可知，二次崩潰電流(It2)代表了 元件到達(dá)p-n接面所能承受的最大電流值，在過了此點(diǎn)後， 元件就會(huì)出現(xiàn)永久性的破壞而有相當(dāng)大的漏電電流，無法 回復(fù)原來特性。由此可知，當(dāng)以人體靜電放電模型來對元 件做防護(hù)能力測試時(shí)，元件所能承受的最大靜電放電電流 應(yīng)大約相當(dāng)於該元件的It2，由於在MIL-STD 883 Method 3015.7 1中定義了人體放電電阻的大小為1500歐姆，因此 可知元件的最大ESD承受電壓VESD為 (1)其中Rdevice為元件電流在達(dá) It2時(shí)的元件內(nèi)阻值。若在實(shí)際 靜電放電模型的測試方式下，由於量到的 VESD已在二次 崩潰點(diǎn)後，此時(shí)之元件接面已呈現(xiàn)導(dǎo)體性質(zhì)，因此Rdevice 幾乎可以省略2。而從人體靜電放電模型(HBM)來看，若 把充電電壓源的部份當(dāng)作是提供定額能量的能源供應(yīng)處， 由能源供應(yīng)處提供的能量送入待測元件，在不斷提供更高 的定額能量下，量測元件的電壓/電流值，將可得到待測元 件的完整電壓/電流特性曲線，如圖5.0-1所示。在這特性曲 線中，可以得到所謂的二次崩潰點(diǎn)。 圖5.0-1 在靜電放電防護(hù)電路中，會(huì)設(shè)計(jì)一組用來做靜電放電 排放的防護(hù)元件，以有效地排放由靜電放電所產(chǎn)生的電流 。一些常見的靜電放電防護(hù)電路已顯示在圖4.3-1中3，在 這些防護(hù)電路中的防護(hù)元件，其運(yùn)作原理大致可分為以下 幾種元件：逆偏二極體、雙載子電晶體(Bipolar)、金氧半( MOS)元件以及矽控制整流器(Silicon-Controlled Rectifier, SCR)等。在這些靜電放電保護(hù)電路中，大多是利用該元件 工作在其一次崩潰(First Breakdown)區(qū)來排放ESD電流，元 件在其一次崩潰區(qū)內(nèi)仍不會(huì)被損傷，然而此崩潰區(qū)域是有 其極限存在，這極限就是所謂的二次崩潰(Secondary Breakdown)的特性，當(dāng)元件因?yàn)橥饧舆^壓的(Overstress)電 壓或電流而進(jìn)入二次崩潰區(qū)後，元件會(huì)造成永久性的損壞 。 至於用來量測二次崩潰電流的儀器設(shè)備方面，在1985 年Intel公司之T. J. Maloney和N. Khurana首先利用傳輸線觸波 技術(shù)來量測元件之二次崩潰電流4，其設(shè)計(jì)上的原理及組 裝顯示於圖5.0-2及圖5.0-3中。一方面為了要了解靜電放電 防護(hù)元件(ESD Protection Device)之物理特性，另一方面更為 了能在晶片製作完成之初，即能先預(yù)測產(chǎn)品之靜電放電的 承受能力，以降低包裝及測試成本並增加產(chǎn)品的研發(fā)效率 ，在先進(jìn)的IC公司或半導(dǎo)體廠中，傳輸線觸波產(chǎn)生器( TLPG, Transmission Line Pulse Generator)已被架設(shè)用來量測 元件之二次崩潰點(diǎn)(Secondary Breakdown Point)，並和靜電 放電標(biāo)準(zhǔn)測試模式互相參照比較。由理論的探討及實(shí)際的 量測結(jié)果，可得知元件的ESD耐壓能力與其二次崩潰點(diǎn)的 電流成線性的正比關(guān)係，因此元件的二次崩潰電流(It2)， 已被認(rèn)定為靜電放電防護(hù)能力的表示方式之一。 圖5.0-2 圖5.0-3 另一方面，深次微米CMOS積體電路因靜電放電而損 壞的情形越來越嚴(yán)重，傳統(tǒng)的防護(hù)設(shè)計(jì)已不敷使用，必需 要有新的防護(hù)設(shè)計(jì)才能使積體電路安全地被運(yùn)送、測試及 組裝，而新的保護(hù)電路在測試的過程中，所遇到的最大問 題不外乎時(shí)效與成本的考量，一顆積體電路從晶圓生產(chǎn)， 到晶片測試、切割、包裝，然後才能檢驗(yàn)其靜電放電防護(hù) 能力。若這積體電路之ESD防護(hù)能力不符合工業(yè)應(yīng)用安全 標(biāo)準(zhǔn)則需重新修改設(shè)計(jì)，這來回過程不知耗掉多少時(shí)間及 金錢。為解決這時(shí)效性的問題以及降低研發(fā)成本，且又能 有效地測試出積體電路的靜電放電防護(hù)能力，傳輸線觸波 產(chǎn)生器(TLPG)的架設(shè)已成為ESD防護(hù)技術(shù)研發(fā)中的一項(xiàng)重 要測量系統(tǒng)。由最近幾年所刊登的國際論文中就可看出， 在一些研究積體電路靜電放電防護(hù)能力的文章中，已有許 多研究論文是以二次崩潰電流做為判定ESD防護(hù)能力的實(shí) 驗(yàn)數(shù)據(jù)，而能精確量測二次崩潰電流的工具，只有傳輸線 觸波產(chǎn)生器才能達(dá)成。目前，除了在先進(jìn)的大公司(例如 Intel, TI等)有這些自行組裝的TLPG設(shè)備外，國內(nèi)的IC及 半導(dǎo)體廠尚無此種設(shè)備。鑑於要提昇臺(tái)灣本土在ESD方面 的設(shè)計(jì)能力及實(shí)力，我們已在國立交通大學(xué)的積體電路及 系統(tǒng)實(shí)驗(yàn)室(ICS Lab.)架設(shè)完成國內(nèi)第一套這種傳輸線觸波 產(chǎn)生器(TLPG)系統(tǒng)，並已應(yīng)用到元件的實(shí)際測試上。 5.1 傳輸線觸波原理在裝設(shè)傳輸線觸波產(chǎn)生器之前，必需對此設(shè)備之原理做一理論的解析，如此在裝設(shè)時(shí)才能充分掌握問題之所在，另一方面也才知道本設(shè)備所能應(yīng)用的範(fàn)圍在那裏。一個(gè)晶圓量測型式(Wafer-Level)的傳輸線觸波產(chǎn)生器顯示在圖5.1-1中，由電磁波的理論分析來看，可分成兩部份，一個(gè)是實(shí)際產(chǎn)生觸波的傳輸線區(qū)段，另一部份為傳送觸波的傳輸線部份，其等效電路經(jīng)過簡化後如圖5.1-2所示，而其中電磁波在傳輸線中的傳送速度為，(2) 以下對這二個(gè)電路稍做說明，之後再對整個(gè)傳輸觸波產(chǎn)生器的運(yùn)作原理加以說明。圖5.1-1 圖5.1-2 5.1.1 具有電阻負(fù)載的傳輸線在圖5.1-2的右側(cè)電路中，其主要功能為傳送觸波訊號，為了使訊號不受干擾，因此使用同軸傳輸線傳送。此段迴路由於負(fù)載阻抗與傳輸線阻抗不可能完全匹