Xilinx PlanAhead 使用方法及心得(1.綜述).doc

XilinxPlanAhead使用方法及心得(1.綜述)PlanAhead這個(gè)軟件出現(xiàn)在ISE工具包里已經(jīng)很久了。具體是什么時(shí)候集成進(jìn)去的，我也不去深究了。但是，在ISE12里，PlanAhead的功能出現(xiàn)了很大的變化，不再僅僅是過(guò)去的約束軟件，而是加入了RTL Design(Synthesize)，Netlist Design(Implement)，等傳統(tǒng)上Project Navigator中的功能?，F(xiàn)在，在PlanAhead中即可進(jìn)行全部的FPGA設(shè)計(jì)。據(jù)稱，Xilinx可能在14或者以后的版本中，取消Project Navigator。那么本文就著重的說(shuō)說(shuō)PlanAhead的功能。圖 1 PlanAhead界面圖2所示，是PlanAhead的左邊工具欄。圖 2 PlanAhead左邊欄上面的Project Manager用于綜合管理工程文檔。Add Sources創(chuàng)建、管理源文件；IP Catalog創(chuàng)建、管理IPcore的工程設(shè)定。Elaborate顯示RTL圖，并可以實(shí)現(xiàn)資源和功率的估計(jì)等等（在Synthesize之前，提高速度）。RTL Design與上面的Elaborate相同，都是打開(kāi)RTL Design的功能。Synthesize是運(yùn)行Xilinx 的 XST Synthesis，綜合工程。Netlist Design用來(lái)配置已經(jīng)綜合過(guò)的工程，包括顯示綜合過(guò)的RTL圖，估計(jì)資源占用，配置約束，時(shí)序仿真等等。Implement執(zhí)行ISE Implementation。Implemented Design觀察時(shí)序和布局結(jié)果，并可以優(yōu)化約束。Program and Debug按鈕，用來(lái)生成燒寫(xiě)文件，啟動(dòng)ChipScope，iMPACT。我們?cè)龠M(jìn)一步展開(kāi)幾個(gè)執(zhí)行按鈕的下拉菜單。如圖3所示。圖 3 Synthesize 的下拉菜單進(jìn)入到Synthesis Setting，得到圖4。圖 4 Synthesis Setting 界面這里面可以選擇使用的約束集合（在add sources里添加約束集合）；在options里應(yīng)用不同的綜合選項(xiàng)綜合。進(jìn)入到Create Multiple Runs里，如圖5。圖 5 Create Multiple Runs界面這里面建立的多個(gè)synthesis可以同步運(yùn)行，充分利用多核cpu的優(yōu)勢(shì)。而這些多個(gè)synthesis，可以是有不同的device，或者不同的Constraint sets。下面通過(guò)一個(gè)例子說(shuō)明PlanAhead如何創(chuàng)建工程。圖6所示是PlanAhead的啟動(dòng)界面。圖 6 PlanAhead界面選擇Create New Project，進(jìn)入新建工程界面，如圖7所示。圖 7 New Project下面是選擇工程名和位置，如圖8。圖 8 New Project下面是選擇Design Source，如圖9。圖 9 Design Source這里我們看到5個(gè)選項(xiàng)。這5個(gè)選項(xiàng)對(duì)應(yīng)著不同的設(shè)計(jì)層次。第一個(gè)Specify RTL Sources，是導(dǎo)入RTL級(jí)的設(shè)計(jì)源文件，包括Verilog、VHDL代碼、庫(kù)，還有Xilinx IPCORE等等。是最開(kāi)始的設(shè)計(jì)文件。第二個(gè)Specify Synthesized（Edif or NGC）netlist，是導(dǎo)入已經(jīng)綜合過(guò)的網(wǎng)表文件，做分析、約束和布局布線。第三個(gè)Create an IO Planning Project，這個(gè)選項(xiàng)就是產(chǎn)生一個(gè)管腳約束文件，不做其他的事情。即是老版本的PA做的事情。第四個(gè)Import ISE Place& Route Results，導(dǎo)入已經(jīng)布局布線后的工程，作分析和優(yōu)化布局。第五個(gè)Import ISE Project，直接導(dǎo)入ISE的工程。我們現(xiàn)在選擇第一個(gè)，直接設(shè)計(jì)RTL文件。圖10所示的是導(dǎo)入源文件的界面。圖 10 Add Sources這里我們直接導(dǎo)入PA的一個(gè)示例工程的源代碼，位置是ISE_DSPlanAheadtestcasesPlanAhead_TutorialProjectsproject_bft_core_hdlproject_bft_core_hdl.srcssources_1imports，里面hdl下面的文件作為文件導(dǎo)入進(jìn)work lib，bftLib直接作為目錄導(dǎo)入，修改library為bftLib。結(jié)果如圖11所示。圖 11 Added Sources后面的添加IPcore直接略過(guò)，下面是添加約束文件。約束文件的位置是ISE_DSPlanAheadtestcasesPlanAhead_TutorialProjectsproject_bft_core_hdlproject_bft_core_hdl.srcsconstrs_1importsSourcesbft.ucf。如圖12所示。圖 12 Add Constraints然后是選擇器件，我們選擇Vertix-6 xc6vcx75tff784-1器件，如圖13。圖 13 Device至此，工程建立完畢，顯示Project Summary，如圖14。圖 14 Project SummaryPlanAhead的界面如圖15。圖 15 PlanAhead下面開(kāi)始綜合工程，在Synthesize右邊的下拉菜單中，選擇Synthesize setting，圖16。選擇options右邊的按鈕，進(jìn)入Design Run Setting，圖17。圖 16 Synthesize setting圖 17 Design Run Settings這里面可以配置修改XST的綜合選項(xiàng)，還可以使用不同的綜合策略來(lái)進(jìn)行綜合，我們這里面就不更改設(shè)置了，用它默認(rèn)的配置就可以。之后在Synthesize setting中點(diǎn)擊RUN，執(zhí)行綜合。綜合完成之后，在Synthesize Completed對(duì)話框中選擇Open Netlist Design，打開(kāi)Netlist Design界面。在上面的下來(lái)菜單中選擇I/O Planning，打開(kāi)I/O配置頁(yè)面，在下面的I/O Ports中，分配管腳。如圖18所示。圖 18 I/O Planning打開(kāi)菜單欄Windows -Report，選擇 XST Report，可以查看綜合報(bào)告，如圖19。圖 19 XST Report點(diǎn)擊左側(cè)的Implement，執(zhí)行布局布線操作。完成之后打開(kāi)Implemented Design，查看結(jié)果。在下面選擇Timing Results，可以看到時(shí)序分析的結(jié)果。如圖20。圖 20 Timing Results點(diǎn)擊Windows - Device，在Device View的窗口下點(diǎn)擊Show/Hide I/O Nets按鈕。可以查看器件間的邏輯連接情況。如圖21所示。圖 21 I/O Nets在下面的Timing Results中點(diǎn)擊一條路徑，可以在D