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第6部分理論知識考試模擬試卷FPGA理論知識試卷注 意 事 項1、考試時間:30分鐘。2、請首先按要求在試卷的標(biāo)封處填寫您的姓名、準(zhǔn)考證號和所在單位的名稱。3、請仔細(xì)閱讀各種題目的回答要求,在規(guī)定的位置填寫您的答案。4、不要在試卷上亂寫亂畫,不要在標(biāo)封區(qū)填寫無關(guān)的內(nèi)容。一二總 分得 分得 分評分人一、判斷題(第1題第40題。將判斷結(jié)果填入括號中。正確的填“”,錯誤的填“”。每題1分,滿分40分。)1.數(shù)字信號是指時間上和數(shù)值上都是離散的信號。( )2.所謂十進制就是以“10”為基數(shù)的計數(shù)體制,以此類推八進制就是以“8”為基數(shù)的計數(shù)體制,任何一個數(shù)可以用1,2,3,4,5,6,7,8等八個數(shù)碼,按一定的規(guī)律排列起來顯示。( )3.十進制數(shù)(25)D轉(zhuǎn)換為二進制數(shù)為(11001)B( )4.計算機或數(shù)字系統(tǒng)中通常采用二進制數(shù)的原因是二進制數(shù)所需要表示的狀態(tài)只有“0”,“1”兩種狀態(tài),便于用電路實現(xiàn)。( )5.某三個變量邏輯函數(shù)F,若以ABC的順序列真值表,表中F=1的個數(shù)為5個。若以CBA的順序列真值表,則表中F=1的個數(shù)為4個。( )6.一個邏輯函數(shù)全部最小項之和恒等于1。( )7.在進行卡諾圖化簡邏輯函數(shù)時,同一方格可以被不同的包圍圈重復(fù)包圍。( )8.組合邏輯電路通常由門電路組合而成。( )9.組合邏輯電路的分析中正確列出真值表是最關(guān)鍵的一步。( )10.存在互補變量,就必然存在競爭冒險,所以消除互補變量可以消除競爭冒險。( )11.反映時序邏輯電路狀態(tài)轉(zhuǎn)換規(guī)律及相應(yīng)輸入、輸出取值關(guān)系的圖形稱為狀態(tài)圖。( )12.同步計數(shù)器和異步計數(shù)器比較,同步計數(shù)器的最顯著優(yōu)點是工作速度高。( )13.異步電路就是指沒有統(tǒng)一時鐘的電路。( )14.典型時序邏輯電路包括觸發(fā)器,計數(shù)器,移位寄存器,有限狀態(tài)機,ALU等。( )15.數(shù)模轉(zhuǎn)換的過程就是將數(shù)字碼轉(zhuǎn)換成與之對應(yīng)的電平。( )16.Moore型有限機的輸出只與有限狀態(tài)自動機的當(dāng)前狀態(tài)有關(guān),與輸入信號的當(dāng)前值無關(guān)。( )17.Mealy型有限機的輸出只與有限狀態(tài)自動機的當(dāng)前狀態(tài)有關(guān),與輸入信號的當(dāng)前值無關(guān)。( )18.在狀態(tài)機的編碼方式中,最常用的是順序編碼和One-hot編碼方式。( )19.IP是指一種事先定義,經(jīng)驗證可以重復(fù)使用的,能完成某些功能的組塊。( )20.IP重用可以避免重復(fù)勞動,但是缺點是IP核的參數(shù)不可重配置,使得IP核的用法比較呆板。( )21.IP設(shè)計的目標(biāo)就是通用性好,可移植性好,正確性有100%的保證。( )22.規(guī)劃和制定設(shè)計規(guī)范不屬于IP設(shè)計的主要流程之一。( )23.IP的驗證必須是完備的,具有可重用性的。( )24.根據(jù)IP核的使用劃分,IP建立者可按可再用、可重定目標(biāo)以及可配置等形式設(shè)計IP。( )25.Primetime是屬于動態(tài)驗證工具。( )26.物理驗證分為DRC、ERC、LVS等三類別。( )27.LUTS的容量大小主要受限于它的復(fù)雜度,而不是輸入的數(shù)目。( )28.電路采用DCI可以減少板子布線的復(fù)雜程度。( )29.Verilog HDL與VHDL相比,其最大的優(yōu)點是與C語言相類似,容易掌握,且資源豐富。( )30.在Verilog HDL語言中注釋符“/”可以擴展至多行注釋。( )31.在Verilog HDL語言中參數(shù)型常數(shù)經(jīng)常用于定義延遲時間和變量寬度,在模塊或?qū)嵗脮r,可通過參數(shù)傳遞改變在被引用模塊或?qū)嵗幸讯x的參數(shù)。( )32.在Verilog HDL語言中寄存器類型的變量具有x的缺省值。( )33.在Verilog語言中運算符“%”為模運算符,或稱為求余運算符,要求“%”兩側(cè)均為整型數(shù)據(jù)。( )34.在Verilog HDL語言中不同長度的數(shù)據(jù)不能進行位運算。( )35.Verilog HDL語言中case語句的所有表達式值的寬度可以互不相等。( )36.任務(wù)可以啟動其它的任務(wù)和函數(shù),而函數(shù)則不能啟動任務(wù)。( )37.系統(tǒng)任務(wù)$finish的作用是退出仿真器,結(jié)束仿真過程。( )38.在Verilog HDL語言中系統(tǒng)任務(wù)$random提供了一個產(chǎn)生隨機數(shù)的手段。( )39.使用HDL語言進行編程時,需要設(shè)計人員以并行思維來考慮算法結(jié)構(gòu)。( )40.PicoBlaze處理器中,STORE指令可以將寄存器的內(nèi)容寫入到32字節(jié)的SRAM區(qū)中。( )得 分評分人二、單項選擇(第1題第30題。選擇一個正確的答案,將相應(yīng)的字母填入題內(nèi)的括號中。每題2分,滿分60分。)1.邏輯代數(shù)運算中,A+A=( )(A)2A (B)A (C)A2 (D)12.組合邏輯電路的正確設(shè)計步驟 ( ) (1)分析設(shè)計要求(2)進行邏輯和必要變換;得出最簡邏輯表達式(3)畫邏輯圖(A)(1)(2)(3) (B)(2)(3)(1)(C)(3)(2)(1) (D)(1)(3)(2)3.IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位,IP分軟IP、固IP、硬IP;下列所描述的IP核中,對于硬IP的正確描述為( )。(A)提供用VHDL等硬件描述語言描述的功能塊,但不涉及實現(xiàn)該功能塊的具體電路;(B)提供設(shè)計的最總產(chǎn)品-掩膜;(C)以網(wǎng)表文件的形式提交用戶,完成了綜合的功能塊;(D)都不是。4.IP驗證策略需要涵蓋的測試類型有( )(A)兼容性驗證(B)邊界驗證(C)隨機驗證(D)以上都是5.一般把EDA技術(shù)發(fā)展分為3個階段,以下選項不是EDA技術(shù)的發(fā)展階段的是 ()。(A)CAD (B)GAL (C)CAE (D)ESDA6.常用的可測性設(shè)計有( )(A)內(nèi)部掃描測試設(shè)計(B)自動測試矢量生成(C)邊界掃描測試(D)以上都是7.1LUT等于( ) 。(A) 8 RAM bits (B) 16 RAM bits (C) 32 RAM bits (D) 64RAM bits8.下列關(guān)于Verilog HDL語言模塊的端口定義說法錯誤的是( )。(A)模塊的端口表示的是模塊的輸入還是輸出口名(B)在端口的聲明語句中可以進行I/O說明(C)模塊端口聲明了模塊的輸入輸出口,格式為:module 模塊名(port1; port 2; port3);(D)模塊的端口是它與其它模塊聯(lián)系端口的標(biāo)識9.下列關(guān)于Verilog HDL語言中模塊的例化說法錯誤的是( )。(A)在引用模塊時,有些信號要被輸入到引用模塊中,有些信號要從引用模塊中輸出(B)在引用模塊時,必須嚴(yán)格按照模塊定義的端口順序來連接(C)在引用模塊時可以用“.”符號,表明原模塊是定義時規(guī)定的端口名,用端口名和被引用模塊的端口相對應(yīng),提高程序的可讀性和可移植性(D)在語句“Mydesign design( .port1( port1), .port2 (port2);”中,被引用的模塊為Mydesign模塊10.下列關(guān)于Verilog HDL語言中常量說法錯誤的是()(A)當(dāng)常量不說明位數(shù)時,默認(rèn)值是16位,每個字母用8位的ASCII值表示。(B)Verilog HDL中有三種類型的常量:整型、實數(shù)型、字符串型。(C)下劃線符號“_”可以用在整數(shù)或?qū)崝?shù)中,它們就數(shù)量本身沒有意義,但下劃線符號不能用作首字符。(D)字符串是雙引號內(nèi)的字符序列,字符串不能分成多行書寫。11.下列關(guān)于Verilog HDL語言中參數(shù)型說法錯誤的是( )。(A)在Verilog HDL中用parameter來定義常量,即用parameter來定義一個標(biāo)識符代表一個常量,稱為符號常量。(B)采用一個標(biāo)識符代表一個常量可以提高程序的可讀性和可維護性。(C)parameter是參數(shù)型數(shù)據(jù)的確認(rèn)符,確認(rèn)符后跟著一個用逗號分隔開的賦值語句表,在每一賦值語句的左邊必須是一個常數(shù)表達式。(D)parameter 型數(shù)據(jù)是一種常數(shù)型的數(shù)據(jù),其說明格式為:parameter 參數(shù)名1= 表達式, 參數(shù)名2= 表達式, . ., 參數(shù)名n= 表達式。12.下列關(guān)于非阻塞賦值運算方式(如b=a;)說法錯誤的是( )(A)塊結(jié)束后才完成賦值操作(B)b的值立刻改變(C)在編寫可綜合模塊時是一種比較常用的賦值方式(D)非阻塞賦值符“=”與小于等于符“=”意義完全不同,前者用于賦值操作,后者是關(guān)系運算符,用于比較大小。13.一元運算符是()(A)單目運算符 (B)雙目運算符(C)三目運算符 (D)無操作數(shù)14.下列程序段中無鎖存器的是( )。(A)always (al or d) begin if(al) q= d; end(B)always (al or d) begin if(al) q=d; if(!al) q=!d; end(C)always (al or d) begin if(al) q=d; else q=0; end(D)always (sel1:0 or a or b) case(sel1:0) 2 b00: q=a; 2 b11; q=b; endcase15.下列有關(guān)任務(wù)(task)語句的說法,錯誤的是( )(A)任務(wù)定義的形式是:task task_id; declarations procedural_statement endtask。(B)任務(wù)必須存在參數(shù),值通過參數(shù)傳入和傳出任務(wù)。(C)任務(wù)的輸入和輸出在任務(wù)開始處聲明,這些輸入和輸出的順序決定了它們在任務(wù)調(diào)用中的順序。(D)任務(wù)調(diào)用語句中參數(shù)列表必須與任務(wù)定義中的輸入、輸出和輸入輸出參數(shù)說明的順序匹配。16.下列關(guān)于Verilog HDL語言中系統(tǒng)任務(wù)$stop的說法錯誤的是( )(A)$stop任務(wù)的作用是把EDK工具(例如仿真器)置成暫停模式。(B)使用此任務(wù),在仿真環(huán)境下給出一個交互式的命令提示符,將控制權(quán)交給用戶。(C)這個任務(wù)可以帶有參數(shù)表達式。(D)任務(wù)帶的參數(shù)值越大,輸出的信息越少。17.下列關(guān)于Verilog HDL語言中條件編譯命令if語句的說法錯誤的是( )。(A)條件編譯指當(dāng)滿足一定條件時對一組語句進行編譯,而當(dāng)條件不滿足時則編譯另一部分。(B)當(dāng)選擇一個模塊的不同代表部分、選擇不同的時序或結(jié)構(gòu)信息以及對不同的EDA工具選擇不同激勵時,會用到條件編譯命令。(C)Verilog HDL程序中用到的條件編譯命令有ifdef、else、elseif、endif。(D)被忽略掉不進行編譯的程序段部分也要符合Verilog HDL程序的語法規(guī)則。18.利用Verlag HDL語言描述的加法器和乘法器在行為仿真時關(guān)于延時說法正確的是( )(A)有延時 (B)無延時(C)不確定是否有延時 (D)無法行為仿真19.流水線設(shè)計的優(yōu)勢在于它能提高的是( )。(A)資源利用率 (B)時鐘頻率(C)吞吐量 (D)計算位寬20.下列關(guān)于Verilog HDL語言中一段式狀態(tài)機的說法錯誤的是( )。(A)一段式描述方法不符合將時序和組合邏輯分開描述的代碼風(fēng)格。(B)一段式描述方法在描述當(dāng)前的狀態(tài)時要考慮下個狀態(tài)的輸出,不利于維護修改,并且不利于附加約束,不利于綜合器和布局布線器對設(shè)計的優(yōu)化。(C)一段式描述方法相對于兩段式描述比較簡短。(D)一段式FSM描述是一種不推薦的FSM描述方式。21.下列關(guān)于桶型移位寄存器的說法錯誤的是( )(A)桶型移位寄存器用在數(shù)字信號處理器中,通過對數(shù)據(jù)通道輸入和輸出的換算來避免溢出問題。(B)換算是通過將一個數(shù)據(jù)字的指定位向左移或右移來完成的。(C)向右移一位等于這個數(shù)據(jù)字除以2的一次冪,向左移一位等于這個數(shù)據(jù)字乘以2的一次冪。(D)數(shù)據(jù)字向右移可防止由算法操作產(chǎn)生的溢出,右移后再將多得到的結(jié)果左移。22.下列語句產(chǎn)生的時鐘周期為10個時間單位的是()(A)always #5 clk = clk;(B)always 5 clk = clk;(C)always #10 clk = clk;(D)always 10 clk = clk;23.下面關(guān)于PACE工具說法錯誤的是。( )。(A)使用PACE完成區(qū)域約束(B)使用PACE完成時序分析(C)使用PACE完成DRC分析(D)使用PACE完成布局布線分析24.PicoBlaze提供( )個不同的指令。(A) 32 (B) 48 (C) 49 (D) 5025.PicoBlaze處理器提供了一個( )個字節(jié)的中間結(jié)果暫存器組,這些寄存器可以支持直接尋址和間接尋址,通過兩條指令STORE和FETCH來訪問和處理。(A) 32 (B) 64 (C) 128 (D) 25626.picoblaze尋址空間上的Register的深度是( )。(A)8(B)10(C)16(D)3227.關(guān)于PicoBlaze的中斷,下面說法正確的是( )。A PicoBlaze中斷是不可屏蔽的; B 中斷一觸發(fā),就立即停止當(dāng)前指令的執(zhí)行,跳轉(zhuǎn)到中斷服務(wù)子程序去執(zhí)行; C PicoBlaze有多個中斷輸入信號 D 復(fù)位后,PicoBlaze的中斷輸入會被禁用,必須通過ENABLE INTERRUPT指令啟用中斷;28.STORE sX,Operand 上面指令的作用是:( )(A) 將Operand的值送到寄存器sX中存放(B) 將sX的值存放入Operand中(C) 將寄存器的值寫入到存儲器中的對應(yīng)Operand位置處(D) 以上都不正確29.雙核微控制器通過( )片上存儲資源的方式存儲一個相同的或近似的代碼。(A) 搶占 (B) 共享 (C) 2種方式都有 (D) 都不對30.在PS/2通信中,如果一方想抑制另一方通信,則( )。(A)只需把時鐘引腳拉到高電平(B)只需把數(shù)據(jù)引腳拉到高電平(C)只需把時鐘引腳拉到低電平(D)只需把數(shù)據(jù)引腳拉到高電平FPGA理論知識試卷答案一、判斷題(第1題第40題。將判斷結(jié)果填入括號中。正確的填“
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