硬件工程師面試題集(含答案-很全)

1、硬件工程師面試題集（DSP，嵌入式系統(tǒng)，電子線路，通訊，微電子，半導(dǎo)體）1、下面是一些基本的數(shù)字電路知識(shí)問(wèn)題，請(qǐng)簡(jiǎn)要回答之。(1) 什么是 Setup和 Hold 時(shí)間？答：Setup/Hold Time 用于測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間(Setup Time)是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)能夠保持穩(wěn) 定不變的時(shí)間。輸入數(shù)據(jù)信號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T 時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間通常所說(shuō)的 SetupTime。如不滿足 Setup Time，這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿到來(lái)時(shí)，數(shù)據(jù)才能被打入 觸發(fā)器。保持時(shí)間(Ho

2、ld Time)是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間。如果 Hold Time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。(2) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？答：在組合邏輯電路中，由于門(mén)電路的輸入信號(hào)經(jīng)過(guò)的通路不盡相同，所產(chǎn)生的延時(shí)也就會(huì)不同，從而導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致，我們把這種現(xiàn)象叫做競(jìng)爭(zhēng)。由于競(jìng)爭(zhēng)而在電路輸出端可能產(chǎn)生尖峰脈沖或毛刺的現(xiàn)象叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消 去項(xiàng)，二是在芯片外部加電容。(3) 請(qǐng)畫(huà)出用 D 觸發(fā)器實(shí)現(xiàn) 2 倍分頻的邏輯電路答：把 D 觸發(fā)器的輸出端加非門(mén)接到 D 端即可，如下圖

3、所示：(4) 什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？ 答：線與邏輯是兩個(gè)或多個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用 OC 門(mén)來(lái)實(shí)現(xiàn)(漏極或者集電極開(kāi)路)，為了防止因灌電流過(guò)大而燒壞 OC 門(mén),應(yīng)在 OC 門(mén)輸出端接一上拉電阻(線或則是下拉電阻)。(5) 什么是同步邏輯和異步邏輯？同步電路與異步電路有何區(qū)別？答：同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系.電路設(shè)計(jì)可分類(lèi)為同步電路設(shè)計(jì)和異步電路設(shè)計(jì)。同步電路利用時(shí)鐘脈沖使其子系統(tǒng)同步運(yùn)作，而異步電路不使用時(shí)鐘脈沖做同步，其子系統(tǒng)是使用特殊的 “開(kāi)始”和“完成”信號(hào)使之同步。異步電路具有下列優(yōu)

4、點(diǎn)：無(wú)時(shí)鐘歪斜問(wèn)題、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性。(7) 你知道那些常用邏輯電平？TTL 與 COMS 電平可以直接互連嗎？答：常用的電平標(biāo)準(zhǔn)，低速的有 RS232、RS485、RS422、TTL、CMOS、LVTTL、LVCMOS、ECL、ECL、LVPECL 等，高速的有 LVDS、GTL、PGTL、 CML、HSTL、SSTL 等。一般說(shuō)來(lái)，CMOS 電平比 TTL 電平有著更高的噪聲容限。如果不考慮速度 和性能，一般 TTL 與 CMOS 器件可以互換。但是需要注意有時(shí)候負(fù)載效應(yīng)可能 引起電路工作不正常，因?yàn)橛行?TTL 電路需要下一級(jí)的輸入阻抗作為負(fù)載

5、才能 正常工作。(6) 請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、鎖存器/緩沖器)典型輸入設(shè)備與微機(jī)接口的邏輯示意圖如下：2、你所知道的可編程邏輯器件有哪些？答：ROM(只讀存儲(chǔ)器)、PLA(可編程邏輯陣列)、FPLA(現(xiàn)場(chǎng)可編程邏輯陣列)、PAL(可編程陣列邏輯)GAL(通用陣列邏輯)，EPLD(可擦除的可編程邏輯器件)、 FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)、CPLD(復(fù)雜可編程邏輯器件)等 ，其中 ROM、FPLA、 PAL、GAL、EPLD 是出現(xiàn)較早的可編程邏輯器件，而 FPGA 和 CPLD 是當(dāng)今最 流行的兩類(lèi)可編程邏輯器件。FPGA 是基于查找表結(jié)構(gòu)

6、的，而 CPLD 是基于乘積 項(xiàng)結(jié)構(gòu)的。3、用 VHDL 或 VERILOG、ABLE 描述 8 位 D 觸發(fā)器邏輯4、請(qǐng)簡(jiǎn)述用 EDA 軟件(如 PROTEL)進(jìn)行設(shè)計(jì)(包括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過(guò)程，在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？答：完成一個(gè)電子電路設(shè)計(jì)方案的整個(gè)過(guò)程大致可分：(1)原理圖設(shè)計(jì) (2)PCB 設(shè)計(jì) (3)投板 (4)元器件焊接(5)模塊化調(diào)試 (6)整機(jī)調(diào)試。注意問(wèn)題如下：(1)原理圖設(shè)計(jì)階段 注意適當(dāng)加入旁路電容與去耦電容；注意適當(dāng)加入測(cè)試點(diǎn)和 0 歐電阻以方便調(diào)試時(shí)測(cè)試用；注意適當(dāng)加入 0 歐電阻、電感和磁珠以實(shí)現(xiàn)抗干擾和阻抗匹配；(2)PCB 設(shè)計(jì)階段自己設(shè)計(jì)

7、的元器件封裝要特別注意以防止板打出來(lái)后元器件無(wú)法焊接；FM 部分走線要盡量短而粗，電源和地線也要盡可能粗；旁路電容、晶振要盡量靠近芯片對(duì)應(yīng)管腳；注意美觀與使用方便；(3)投板說(shuō)明自己需要的工藝以及對(duì)制板的要求；(4)元器件焊接防止出現(xiàn)芯片焊錯(cuò)位置，管腳不對(duì)應(yīng)；防止出現(xiàn)虛焊、漏焊、搭焊等；(5)模塊化調(diào)試先調(diào)試電源模塊，然后調(diào)試控制模塊，然后再調(diào)試其它模塊；上電時(shí)動(dòng)作要迅速，發(fā)現(xiàn)不會(huì)出現(xiàn)短路時(shí)在徹底接通電源；調(diào)試一個(gè)模塊時(shí)適當(dāng)隔離其它模塊；各模塊的技術(shù)指標(biāo)一定要大于客戶的要求；(6)整機(jī)調(diào)試如提高靈敏度等問(wèn)題5、基爾霍夫定理KCL：電路中的任意節(jié)點(diǎn)，任意時(shí)刻流入該節(jié)點(diǎn)的電流等于流出該節(jié)點(diǎn)的電流（

8、KVL同理）6、描述反饋電路的概念，列舉他們的應(yīng)用反饋是將放大器輸出信號(hào)(電壓或電流)的一部分或全部，回收到放大器輸入端與輸入信號(hào)進(jìn)行比較(相加或相減)，并用比較所得的有效輸入信號(hào)去控制輸出，負(fù)反饋可以用來(lái)穩(wěn)定輸出信號(hào)或者增益，也可以擴(kuò)展通頻帶，特別適合于自動(dòng)控制系統(tǒng)。正反饋可以形成振蕩，適合振蕩電路和波形發(fā)生電路。 7、負(fù)反饋種類(lèi)及其優(yōu)點(diǎn)電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展，放大器的通頻帶，自動(dòng)調(diào)節(jié)作用8、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法頻率補(bǔ)償是為了改變頻率特性，減小時(shí)鐘和相

9、位差，使輸入輸出頻率同步相位補(bǔ)償通常是改善穩(wěn)定裕度，相位補(bǔ)償與頻率補(bǔ)償?shù)哪繕?biāo)有時(shí)是矛盾的不同的電路或者說(shuō)不同的元器件對(duì)不同頻率的放大倍數(shù)是不相同的，如果輸入信號(hào)不是單一頻率，就會(huì)造成高頻放大的倍數(shù)大，低頻放大的倍數(shù)小，結(jié)果輸出的波形就產(chǎn)生了失真放大電路中頻率補(bǔ)償?shù)哪康模阂皇歉纳品糯箅娐返母哳l特性，而是克服由于引入負(fù)反饋而可能出 現(xiàn)自激振蕩現(xiàn)象，使放大器能夠穩(wěn)定工作。在放大電路中，由于晶體管結(jié)電容的存在常常會(huì)使放大電路頻率響應(yīng)的高頻段不理想，為了解決這一問(wèn)題，常用的方法就是在電路中引入負(fù)反饋。然后，負(fù)反饋的引入又引入了新的問(wèn)題，那就是負(fù)反饋電路會(huì)出現(xiàn)自激振蕩現(xiàn)象，所以為了使放大電路能夠正常穩(wěn)定工

10、作，必須對(duì)放大電路進(jìn)行頻率補(bǔ)償。頻率補(bǔ)償?shù)姆椒梢苑譃槌把a(bǔ)償和滯后補(bǔ)償，主要是通過(guò)接入一些阻容元件來(lái)改變放大電路的開(kāi)環(huán)增益在高頻段的相頻特性，目前使用最多的就是鎖相環(huán)9、有源濾波器和無(wú)源濾波器的區(qū)別無(wú)源濾波器：這種電路主要有無(wú)源元件 R、L 和 C 組成；有源濾波器：集成運(yùn)放和 R、C 組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。 集成運(yùn)放的開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源 濾波電路的工作頻率難以做得很高。10、名詞解釋?zhuān)篠RAM、SSRAM、SDRAM、壓控振蕩器 (VCO) SRAM：靜態(tài) RAM

11、；DRAM：動(dòng)態(tài) RAM；SSRAM：Synchronous Static Random Access Memory 同步靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器，它的一種類(lèi)型的SRAM。 SSRAM 的所有訪問(wèn)都在時(shí)鐘的上升/下降沿啟動(dòng)。地址、數(shù)據(jù)輸入和其它控制信 號(hào)均與時(shí)鐘信號(hào)相關(guān)。這一點(diǎn)與異步 SRAM 不同，異步 SRAM 的訪問(wèn)獨(dú)立于時(shí) 鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。SDRAM：Synchronous DRAM 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。11、名詞解釋?zhuān)篒RQ、BIOS、USB、VHDL、SDR。(1) IRQ：中斷請(qǐng)求 (2)BIOS：BIOS 是英文Basic Input Output System

12、的縮略語(yǔ)，直譯過(guò)來(lái)后中 文名稱(chēng)就是基本輸入輸出系統(tǒng)。其實(shí)，它是一組固化到計(jì)算機(jī)內(nèi)主板上一個(gè) ROM 芯片上的程序，它保存著計(jì)算機(jī)最重要的基本輸入輸出的程序、系統(tǒng)設(shè)置 信息、開(kāi)機(jī)后自檢程序和系統(tǒng)自啟動(dòng)程序。其主要功能是為計(jì)算機(jī)提供最底層的、 最直接的硬件設(shè)置和控制。(3) USB：USB，是英文 Universal Serial BUS（通用串行總線）的縮寫(xiě)，而其 中文簡(jiǎn)稱(chēng)為“通串線，是一個(gè)外部總線標(biāo)準(zhǔn)，用于規(guī)范電腦與外部設(shè)備的連接和 通訊。(4) VHDL：VHDL 的英文全寫(xiě)是：VHSIC（Very High Speed Integrated Circuit） Hardware Descri

13、ption Language.翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。(5) SDR：軟件無(wú)線電，一種無(wú)線電廣播通信技術(shù)，它基于軟件定義的無(wú)線 通信協(xié)議而非通過(guò)硬連線實(shí)現(xiàn)。換言之，頻帶、空中接口協(xié)議和功能可通過(guò)軟件 下載和更新來(lái)升級(jí)，而不用完全更換硬件。SDR 針對(duì)構(gòu)建多模式、多頻和多功 能無(wú)線通信設(shè)備的問(wèn)題提供有效而安全的解決方案。12、單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么 首先應(yīng)該確認(rèn)電源電壓是否正常。用電壓表測(cè)量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的 5V。接下來(lái)就是檢查復(fù)位引腳電壓 是否正常。分別測(cè)量按下復(fù)位按鈕和放

14、開(kāi)復(fù)位按鈕的電壓值，看是否正確。然后 再檢查晶振是否起振了，一般用示波器來(lái)看晶振引腳的波形，注意應(yīng)該使用示波 器探頭的“X10”檔。另一個(gè)辦法是測(cè)量復(fù)位狀態(tài)下的 IO 口電平，按住復(fù)位鍵 不放，然后測(cè)量 IO 口(沒(méi)接外部上拉的 P0 口除外)的電壓，看是否是高電平，如 果不是高電平，則多半是因?yàn)榫д駴](méi)有起振。另外還要注意的地方是，如果使用片內(nèi) ROM 的話(大部分情況下如此，現(xiàn)在 已經(jīng)很少有用外部擴(kuò) ROM 的了)，一定要將 EA 引腳拉高，否則會(huì)出現(xiàn)程序亂跑 的情況。有時(shí)用仿真器可以，而燒入片子不行，往往是因?yàn)?EA 引腳沒(méi)拉高的緣 故(當(dāng)然，晶振沒(méi)起振也是原因只一)。經(jīng)過(guò)上面幾點(diǎn)的檢查，

15、一般即可排除故障 了。如果系統(tǒng)不穩(wěn)定的話，有時(shí)是因?yàn)殡娫礊V波不好導(dǎo)致的。在單片機(jī)的電源引 腳跟地引腳之間接上一個(gè) 0.1uF 的電容會(huì)有所改善。如果電源沒(méi)有濾波電容的話， 則需要再接一個(gè)更大濾波電容，例如 220uF 的。遇到系統(tǒng)不穩(wěn)定時(shí)，就可以并上 電容試試(越靠近芯片越好)。13、最基本的三極管曲線特性答：三極管的曲線特性即指三極管的伏安特性曲線，包括輸入特性曲線和輸 出特性曲線。輸入特性是指三極管輸入回路中，加在基極和發(fā)射極的電壓VBE 與 由它所產(chǎn)生的基極電流 I B 之間的關(guān)系。輸出特性通常是指在一定的基極電流 I B控制下，三極管的集電極與發(fā)射極之間的電壓VCE 同集電極電流 IC

16、 的關(guān)系 圖(1) 典型輸入特性曲線圖(2) 典型輸出特性曲線圖(3) 直、交流負(fù)載線，功耗線14、什么是頻率響應(yīng)，怎么才算是穩(wěn)定的頻率響應(yīng)，簡(jiǎn)述改變頻率響應(yīng)曲線的幾個(gè)方法答：這里僅對(duì)放大電路的頻率響應(yīng)進(jìn)行說(shuō)明。 在放大電路中，由于電抗元件(如電容、電感線圈等)及晶體管極間電容的存在，當(dāng)輸入信號(hào)的頻率過(guò)低或過(guò)高時(shí)，放大電路的放大倍數(shù)的數(shù)值均會(huì)降低，而且還將產(chǎn)生相位超前或之后現(xiàn)象。也就是說(shuō)，放大電路的放大倍數(shù)(或者稱(chēng)為增 益)和輸入信號(hào)頻率是一種函數(shù)關(guān)系，我們就把這種函數(shù)關(guān)系成為放大電路的頻 率響應(yīng)或頻率特性。放大電路的頻率響應(yīng)可以用幅頻特性曲線和相頻特性曲線來(lái)描述，如果一個(gè) 放大電路的幅頻特性

17、曲線是一條平行于 x 軸的直線(或在關(guān)心的頻率范圍內(nèi)平行 于 x 軸)，而相頻特性曲線是一條通過(guò)原點(diǎn)的直線(或在關(guān)心的頻率范圍是條通過(guò) 原點(diǎn)的直線)，那么該頻率響應(yīng)就是穩(wěn)定的 改變頻率響應(yīng)的方法主要有：(1) 改變放大電路的元器件參數(shù)；(2) 引入新的 元器件來(lái)改善現(xiàn)有放大電路的頻率響應(yīng)；(3) 在原有放大電路上串聯(lián)新的放大電 路構(gòu)成多級(jí)放大電路。15、給出一個(gè)差分運(yùn)放，如何進(jìn)行相位補(bǔ)償，并畫(huà)補(bǔ)償后的波特圖答：隨著工作頻率的升高，放大器會(huì)產(chǎn)生附加相移，可能使負(fù)反饋?zhàn)兂烧答伓鹱约ぁ＿M(jìn)行相位補(bǔ)償可以消除高頻自激。相位補(bǔ)償?shù)脑硎牵涸诰哂懈叻糯蟊稊?shù)的中間級(jí)，利用一小電容 C（幾十幾百微微法）構(gòu)

18、成電壓并聯(lián)負(fù)反饋 電路。可以使用電容校正、RC 校正分別對(duì)相頻特性和幅頻特性進(jìn)行修改。波特圖就是在畫(huà)放大電路的頻率特性曲線時(shí)使用對(duì)數(shù)坐標(biāo)。波特圖由對(duì)數(shù)幅 頻特性和對(duì)數(shù)相頻特性兩部分組成，它們的橫軸采用對(duì)數(shù)刻度 lg f ，幅頻特性的縱軸采用 lg |Au|表示，單位為 dB；相頻特性的縱軸仍用表示。16、基本放大電路的種類(lèi)及優(yōu)缺點(diǎn)，廣泛采用差分結(jié)構(gòu)的原因基本放大電路按其接法分為共基、共射、共集放大電路。 共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數(shù)和輸出電阻與共射放大電路相當(dāng)，頻率特性是三種

19、接法中最好的電路。常用于寬頻帶 放大電路。共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻最大、輸 出電阻最小的電路，并具有電壓跟隨的特點(diǎn)。常用于電壓大電路的輸入級(jí)和輸 出級(jí)，在功率放大電路中也常采用射極輸出的形式。廣泛采用差分結(jié)構(gòu)的原因是差分結(jié)構(gòu)可以抑制溫度漂移現(xiàn)象。17、給出一差分電路，已知其輸出電壓 Y+和 Y-，求共模分量和差模分量設(shè)共模分量是 Yc，差模分量是 Yd，則可知其輸 Y+=Yc+Yd Y-=Yc-Yd 可得 Yc=(Y+ + Y-)/2 Yd=(Y+ - Y-)/218、畫(huà)出一個(gè)晶體管級(jí)的運(yùn)放電路,說(shuō)明原理下圖(a)給出了單極性集成運(yùn)放 C14573 的電路原理

20、圖，圖(b)為其放大電路部分：圖(a) C14573 電路原理圖 圖(b) C14573 的放大電路部分圖(a)中T1，T2和T7管構(gòu)成多路電流源，為放大電路提供靜態(tài)偏置電流， 把偏置電路簡(jiǎn)化后，就可得到圖(b)所示的放大電路部分。第一級(jí)是以 P 溝道管T3和T4為放大管、以 N 溝道管T5和T6管構(gòu)成的電 流源為有源負(fù)載，采用共源形式的雙端輸入、單端輸出差分放大電路。由于第二 級(jí)電路從T8的柵極輸入，其輸入電阻非常大，所以使第一級(jí)具有很強(qiáng)的電壓放大能力。第二級(jí)是共源放大電路，以N溝道管T8為放大管，漏極帶有源負(fù)載，因此也具有很強(qiáng)的電壓放大能力。但其輸出電阻很大，因而帶負(fù)載能力較差。電容C起相

21、位補(bǔ)償作用。19、電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，求這兩種電路輸出電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當(dāng) RCT 時(shí)，給出輸入電壓波形圖，繪制兩種電路 的輸出波形圖。答：當(dāng)輸出電壓為C上電壓時(shí)：電路的頻率響應(yīng)為從電路的頻率響應(yīng)不難看出輸出電壓加在C上的為低通濾波器，輸出電壓加在R上的為高通濾波器，RCVth，當(dāng)輸出到達(dá) VDD-Vth 時(shí)管子已經(jīng)關(guān)斷了。所以當(dāng)柵壓為VDD時(shí)，源級(jí)的最高輸出電壓只能為 VDD-Vth。這叫閾值損失。N 管的輸出要比柵壓損失一個(gè)閾值電壓。因此不宜用 N 管傳輸高電平。P 管的輸出也會(huì)比柵壓損失

22、一個(gè)閾值。同理柵壓為0時(shí)，P 管 源級(jí)的輸出電壓范圍為VDD到Vth，因此不宜用P管傳遞低電平。22、畫(huà)電流偏置的產(chǎn)生電路，并解釋?；镜钠秒娏鳟a(chǎn)生電路包括鏡像電流源、比例電流源和微電流源三種。下面以鏡像電流源電路為例進(jìn)行說(shuō)明：23、畫(huà)出施密特電路，求回差電壓。答：下圖是用 CMOS 反相器構(gòu)成的施密特電路：因此回差電壓為：24、LC 正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫(huà)出其原理圖。答：主要有兩種基本類(lèi)型：電容三點(diǎn)式電路和電感三點(diǎn)式電路。下圖中(a)和(b)分別給出了其原理電路及其等效電路 (a) 電容三點(diǎn)式振蕩電路(b) 電感三點(diǎn)式振蕩電路25、DAC 和 ADC 的實(shí)現(xiàn)各有哪些方法

23、？實(shí)現(xiàn) DAC 轉(zhuǎn)換的方法有：權(quán)電阻網(wǎng)絡(luò) D/A 轉(zhuǎn)換，倒梯形網(wǎng)絡(luò) D/A 轉(zhuǎn)換， 權(quán)電流網(wǎng)絡(luò) D/A 轉(zhuǎn)換、權(quán)電容網(wǎng)絡(luò) D/A 轉(zhuǎn)換以及開(kāi)關(guān)樹(shù)形 D/A 轉(zhuǎn)換等。實(shí)現(xiàn) ADC 轉(zhuǎn)換的方法有：并聯(lián)比較型 A/D 轉(zhuǎn)換，反饋比較型 A/D 轉(zhuǎn)換，雙 積分型 A/D 轉(zhuǎn)換和 V-F 變換型 A/D 轉(zhuǎn)換。26、A/D 電路組成、工作原理A/D 電路由取樣、量化和編碼三部分組成，由于模擬信號(hào)在時(shí)間上是連續(xù)信 號(hào)而數(shù)字信號(hào)在時(shí)間上是離散信號(hào)，因此 A/D 轉(zhuǎn)換的第一步就是要按照奈奎斯 特采樣定律對(duì)模擬信號(hào)進(jìn)行采樣。又由于數(shù)字信號(hào)在數(shù)值上也是不連續(xù)的，也就 是說(shuō)數(shù)字信號(hào)的取值只有有限個(gè)數(shù)值，因此需要對(duì)采

24、樣后的數(shù)據(jù)盡量量化，使其 量化到有效電平上，編碼就是對(duì)量化后的數(shù)值進(jìn)行多進(jìn)制到二進(jìn)制二進(jìn)制的轉(zhuǎn)換。27、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中 P 管的寬長(zhǎng)比要比 N 管的寬長(zhǎng)比大？ 和載流子有關(guān)，P 管是空穴導(dǎo)電，N 管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場(chǎng)下，N 管的電流大于 P 管，因此要增大 P 管的寬長(zhǎng)比，使之對(duì)稱(chēng)， 這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電和放電是時(shí)間相等28、鎖相環(huán)有哪幾部分組成?鎖相環(huán)路是一種反饋控制電路，簡(jiǎn)稱(chēng)鎖相環(huán)（PLL）鎖相環(huán)的特點(diǎn)是：利用外部輸入的參考信號(hào)控制環(huán)路內(nèi)部振蕩信號(hào)的頻率和相位。因鎖相環(huán)可以實(shí)現(xiàn) 輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)

25、跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。 鎖相環(huán)在工作的過(guò)程中，當(dāng)輸出信號(hào)的頻率與輸入信號(hào)的頻率相等時(shí)，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱(chēng)的由來(lái)鎖相環(huán)通常由鑒相器（PD）、環(huán)路濾波器（LF）和壓控振蕩器（VCO）三部 分組成。鎖相環(huán)中的鑒相器又稱(chēng)為相位比較器，它的作用是檢測(cè)輸入信號(hào)和輸出 信號(hào)的相位差，并將檢測(cè)出的相位差信號(hào)轉(zhuǎn)換成電壓信號(hào)輸出，該信號(hào)經(jīng)低通濾 波器濾波后形成壓控振蕩器的控制電壓，對(duì)振蕩器輸出信號(hào)的頻率實(shí)施控制。 29、用邏輯門(mén)和 COMS 電路實(shí)現(xiàn) AB+CD這里使用與非門(mén)實(shí)現(xiàn)：(a) 用邏輯門(mén)實(shí)現(xiàn)(b) 用 CMOS 電路組

26、成的與非門(mén)圖(a)給出了用與非門(mén)實(shí)現(xiàn) AB+CD，圖(b)給出了用 CMOS 電路組成的與非門(mén)，將圖(b)代入圖(a)即可得到用 CMOS 電路實(shí)現(xiàn) AB+CD 的電路。30、用一個(gè)二選一 mux 和一個(gè) inv 實(shí)現(xiàn)異或假設(shè)輸入信號(hào)為 A、B，輸出信號(hào)為 Y=AB+AB。則用一個(gè)二選一 mux和一個(gè) inv 實(shí)現(xiàn)異或的電路如下圖所示：31、給了 reg 的 Setup 和 Hold 時(shí)間，求中間組合邏輯的 Delay 范圍假設(shè)時(shí)鐘周期為T(mén)clk ，reg 的 Setup 和 Hold 時(shí)間分別記為 Setup 和 Hold。 則有：32、如何解決亞穩(wěn)態(tài) 亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)

27、達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng) 一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級(jí)電平，或 者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器 級(jí)聯(lián)式傳播下去。解決方法主要有：(1)降低系統(tǒng)時(shí)鐘；(2)用反應(yīng)更快的 FF；(3)引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播；(4)改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)；(5)使用工藝好、時(shí)鐘周期裕量大的器件33、集成電路前端設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。 集成電路的前端設(shè)計(jì)主要是指設(shè)計(jì) IC 過(guò)程的邏輯設(shè)計(jì)、功能仿真，而后端設(shè)計(jì)則是指設(shè)計(jì) IC 過(guò)程中的版圖設(shè)計(jì)、制板流

28、片。前端設(shè)計(jì)主要負(fù)責(zé)邏輯實(shí)現(xiàn)，通常是使用 verilog/VHDL 之類(lèi)語(yǔ)言，進(jìn)行行為級(jí)的描述。而后端設(shè)計(jì)，主要負(fù)責(zé)將前端的 設(shè)計(jì)變成真正的 schematic&layout，流片，量產(chǎn)。集成電路前端設(shè)計(jì)流程可以分為以下幾個(gè)步驟：(1)設(shè)計(jì)說(shuō)明書(shū)；(2)行為級(jí) 描述及仿真；(3)RTL 級(jí)描述及仿真；(4)前端功能仿真。硬件語(yǔ)言輸入工具有 SUMMIT，VISUALHDL，MENTOR 和RENIOR 等；圖形輸入工具有: Composer(cadence)，Viewlogic (viewdraw)等；數(shù)字電路仿真工具有：Verolog：CADENCE、Verolig-XL、SYNOPSYS、

29、VCS、MENTOR、Modle-simVHDL：CADENCE、NC-vhdl、SYNOPSYS、VSS、MENTOR、Modle-sim 模擬電路仿真工具： HSpice Pspice，34、是否接觸過(guò)自動(dòng)布局布線,請(qǐng)說(shuō)出一兩種工具軟件，自動(dòng)布局布線需要哪些基本元素Protel99se ORcad Allegro Pads2007 powerpcb 焊盤(pán) 阻焊層 絲印層 互聯(lián)線 注意模擬和數(shù)字分區(qū)域放置 敏感元件應(yīng)盡量避免噪聲干擾 信號(hào)完整性 電源去耦35、描述你對(duì)集成電路工藝的認(rèn)識(shí)集成電路是采用半導(dǎo)體制作工藝，在一塊較小的單晶硅片上制作上許多晶體管及電阻器、電容器等元器件，并按照多層布線

30、或遂道布線的方法將元器件組合成完整的電子電路。（一）按功能結(jié)構(gòu)分類(lèi)模擬集成電路和數(shù)字集成電路（二）按制作工藝分類(lèi) 厚膜集成電路和薄膜集成電路。 （三）按集成度高低分類(lèi) 小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路和超大規(guī)模集成電路（四）按導(dǎo)電類(lèi)型不同分類(lèi) 雙極型集成電路和單極型集成電路。 雙極型集成電路的制作工藝復(fù)雜，功耗較大，代表集成電路有TTL、ECL、HTL、LST-TL、STTL等類(lèi)型單極型集成電路的制作工藝簡(jiǎn)單，功耗也較低，易于制成大規(guī)模集成電路，代表集成電路有CMOS、NMOS、PMOS等類(lèi)型36、列舉幾種集成電路典型工藝，工藝上常提到0.25,0.18指的是什么制造工藝：我們經(jīng)

31、常說(shuō)的0.18微米、0.13微米制程，就是指制造工藝了。制造工藝直接關(guān)系到cpu的電氣性能，而0.18微米、0.13微米這個(gè)尺度就是指的是cpu核心中線路的寬度,MOS管是指柵長(zhǎng)。37、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀38、半導(dǎo)體工藝中，摻雜有哪幾種方式39、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果Latch-up 閂鎖效應(yīng)，又稱(chēng)寄生PNPN效應(yīng)或可控硅整流器( SCR, Silicon Controlled Rectifier )效應(yīng)。在整體硅的CMOS管下，不同極性攙雜的區(qū)域間都會(huì)構(gòu)成P-N結(jié)，而兩個(gè)靠近的反方向的P-N結(jié)就構(gòu)成了一個(gè)雙極型的晶體三極管。因此CMOS管的下面會(huì)構(gòu)成多個(gè)三極管

32、，這些三極管自身就可能構(gòu)成一個(gè)電路。這就是MOS管的寄生三極管效應(yīng)。如果電路偶爾中出現(xiàn)了能夠使三極管開(kāi)通的條件，這個(gè)寄生的電路就會(huì)極大的影響正常電路的運(yùn)作，會(huì)使原本的MOS電路承受比正常工作大得多的電流，可能使電路迅速的燒毀。Latch-up狀態(tài)下器件在電源與地之間形成短路，造成大電流、EOS（電過(guò)載）和器件損壞。40、解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.41、什么叫窄溝效應(yīng) 當(dāng)JFET或MESFET溝道較短，q，還有 clock 的 delay， 寫(xiě)出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式T+TclkdealyTsetup+Tco+Tdelay； TholdTcl

33、kdelay+Tco+Tdelay；60、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。 靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí) 序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。 它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅 可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化 設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。 動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門(mén)級(jí)網(wǎng)表 中的每一條路徑。因此在動(dòng)態(tài)時(shí)序

34、分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序 問(wèn)題。61、畫(huà)出 CMOS 電路的晶體管級(jí)電路圖，實(shí)現(xiàn) Y=A*B+C(D+E)此類(lèi)題目都可以采用一種做法，首先將表達(dá)式全部用與非門(mén)和非門(mén)表示，然后將用 CMOS 電路實(shí)現(xiàn)的非門(mén)和與非門(mén)代入即可。非門(mén)既可以單獨(dú)實(shí)現(xiàn)，也可 以用與非門(mén)實(shí)現(xiàn)(將兩輸入端接在一起即可)下圖(a)和(b)分別為用CMOS 實(shí)現(xiàn)的非門(mén)和與非門(mén)62、利用 4 選 1 數(shù)據(jù)選擇器實(shí)現(xiàn) F(x,y,z)=xz+yz63、A、B、C、D、E 進(jìn)行投票，多數(shù)服從少數(shù)，輸出是 F(也就是如果 A、B、C、D、E 中 1 的個(gè)數(shù)比 0 多，那么 F 輸出為 1，否則 F 為 0)，用與非門(mén)實(shí)現(xiàn)

35、，輸入 數(shù)目沒(méi)有限制記 A 贊成時(shí) A=1，反對(duì)時(shí) A=0；B 贊成時(shí) A=1，反對(duì)時(shí) B=0；C、D、E 亦 是如此。由于共 5 人投票且少數(shù)服從多數(shù)，因此只要有三人投贊成票即可，其他人的投票結(jié)果并不需要考慮?；谝陨戏治?，下圖給出用與非門(mén)實(shí)現(xiàn)的電路： 64、用邏輯門(mén)畫(huà)出 D 觸發(fā)器65、簡(jiǎn)述 latch 和 filp-flop 的異同本題即問(wèn)鎖存器與觸發(fā)器的異同。觸發(fā)器：能夠存儲(chǔ)一位二值信號(hào)的基本單元電路統(tǒng)稱(chēng)為“觸發(fā)器”。鎖存器：一位觸發(fā)器只能傳送或存儲(chǔ)一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲(chǔ)多位數(shù)據(jù)。為此可把多個(gè)觸發(fā)器的時(shí)鐘輸入端CP 連接起來(lái)，用一個(gè)公共的控制信號(hào)來(lái)控制，而各個(gè)數(shù)

36、據(jù)端口仍然是各處獨(dú)立地接收數(shù)據(jù)。這樣所構(gòu)成的能一次傳送或存儲(chǔ)多位數(shù)據(jù)的電路就稱(chēng)為“鎖存器”66、LATCH 和 DFF 的概念和區(qū)別本題即問(wèn) D 鎖存器與 D 觸發(fā)器的概念與區(qū)別。D 觸發(fā)器是指由時(shí)鐘邊沿觸 發(fā)的存儲(chǔ)器單元，鎖存器指一個(gè)由信號(hào)而不是時(shí)鐘控制的電平敏感的設(shè)備鎖存器通過(guò)鎖存信號(hào)控制，不鎖存數(shù)據(jù)時(shí)，輸出端的信號(hào)隨輸入信號(hào)變化，就像信號(hào) 通過(guò)緩沖器一樣，一旦鎖存信號(hào)起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號(hào)不起作用。67、latch 與 register 的區(qū)別，為什么現(xiàn)在多用 register。行為級(jí)描述中 latch 如何產(chǎn)生的latch 是電平觸發(fā)，register 是邊沿觸發(fā)，regi

37、ster 在同一時(shí)鐘邊沿觸發(fā)下 動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch 則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí) 序分析困難，不適當(dāng)?shù)膽?yīng)用 latch 則會(huì)大量浪費(fèi)芯片資源。68、How many flip-flop circuits are needed to divide by 16 (Intel) 69、用 filp-flop 和 logic-gate 設(shè)計(jì)一個(gè) 1 位加法器，輸入 carryin 和 current-stage， 輸出 carryout 和 next-stage.考設(shè)計(jì)具有輸入輸出緩沖功能的加法器，這樣理解的話，題目做起來(lái)很簡(jiǎn)單，只要將輸入和輸出各加一個(gè)觸發(fā)器 作為數(shù)據(jù)鎖存

38、器即可，也就是需要 4 個(gè)觸發(fā)器。加法功能完全由門(mén)電路實(shí)現(xiàn)。70、實(shí)現(xiàn) N 位 Johnson Counter，N=5首先給大家解釋下 Johnson Counter，Johnson Counter 即約翰遜計(jì)數(shù)器，又稱(chēng)扭環(huán)形計(jì)數(shù)器，是移位寄存器型計(jì)數(shù)器的一種。由于環(huán)形計(jì)數(shù)器的電路狀態(tài)利用率較低，為了在不改變移位寄存器內(nèi)部結(jié)構(gòu)的條件下提高環(huán)形計(jì)數(shù)器的電路狀態(tài)利用率，只能從改變反饋邏輯電路上想辦法。事實(shí)上任何一種移位寄存器型計(jì)數(shù)器的結(jié)構(gòu)都可表示為如下圖所示的一般形式。其中反饋邏輯電路的函數(shù)表達(dá)式可寫(xiě)成：71、Cache 的主要作用是什么，它與 Buffer 有何區(qū)別，DSPCache 即是高速緩

39、沖存儲(chǔ)器，Cache 是一個(gè)高速小容量的臨時(shí)存儲(chǔ)器，可以用高速的靜態(tài)存儲(chǔ)器芯片實(shí)現(xiàn)， 或者集成到 CPU 芯片內(nèi)部，存儲(chǔ) CPU 最經(jīng)常訪問(wèn)的指令或者操作數(shù)據(jù) Buffer 與 Cache 操作的對(duì)象不一樣。Buffer(緩沖)是為了提高內(nèi)存和硬盤(pán)(或 其他 I/0 設(shè)備)之間的數(shù)據(jù)交換的速度而設(shè)計(jì)的。Cache(緩存)是為了提高 cpu 和內(nèi) 存之間的數(shù)據(jù)交換速度而設(shè)計(jì)，也就是平常見(jiàn)到的一級(jí)緩存、二級(jí)緩存、三級(jí)緩 存等。嵌入式 DSP 處理器(Embedded Digital Signal Processor, EDSP)對(duì)系統(tǒng)結(jié)構(gòu)和 指令進(jìn)行了特殊設(shè)計(jì)，使其適合于執(zhí)行 DSP 算法，編譯效

40、率較高，指令執(zhí)行速 度也較高。在數(shù)字濾波、FFT、譜分析等方面 DSP 算法正在大量進(jìn)入嵌入式領(lǐng)域， DSP 應(yīng)用正從在通用單片機(jī)中以普通指令實(shí)現(xiàn) DSP 功能，過(guò)渡到采用嵌入式 DSP 處理器。嵌入式 DSP 處理器有兩個(gè)發(fā)展來(lái)源，一是 DSP 處理器經(jīng)過(guò)單片化、EMC 改造、增加片上外設(shè)成為嵌入式 DSP 處理器，TI 的 TMS320C2000 /C5000 等屬 于此范疇；二是在通用單片機(jī)或 SOC 中增加 DSP 協(xié)處理器，例如 Intel 的 MCS-296 和 Infineon(Siemens)的 TriCore。72、DSP 和通用處理器在結(jié)構(gòu)上有什么不同與通用處理器相比，DS

41、P 屬于專(zhuān)用處理器，它是為了實(shí)現(xiàn)實(shí)時(shí)數(shù)字信號(hào)處理 而專(zhuān)門(mén)設(shè)計(jì)的。在結(jié)構(gòu)上，DSP 一般采用哈佛結(jié)構(gòu)，即數(shù)據(jù)緩存和指令緩存相分開(kāi)。DSP 有專(zhuān)門(mén)的乘加指令，一次乘加只需一個(gè)指令周期即可完成、而通用處理 器中的乘法一般使用加法實(shí)現(xiàn)的，一次乘法需要消耗較多的指令周期。 73、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的 7 進(jìn)制循環(huán)計(jì)數(shù)器，15 進(jìn)制的呢這里選擇用十六進(jìn)制計(jì)數(shù)器 74LS161 實(shí)現(xiàn)，原理很簡(jiǎn)單：用 74LS161 實(shí)現(xiàn)N(N16)進(jìn)制計(jì)數(shù)器，只需當(dāng)計(jì)數(shù)器從 0000 增加到 N-1 時(shí)讓 74LS161 清零即可。 對(duì)于 7 進(jìn)制，當(dāng)增加到 6(0110)時(shí)將計(jì)數(shù)器清零即可。下面簡(jiǎn)單介紹下 74LS161，下圖為 74LS161 的原理圖：管腳說(shuō)明： A、B、C、D：數(shù)據(jù)輸入端 QA、QB、QC、QD：數(shù)據(jù)輸出端 RCO：進(jìn)位輸出端 CLRN：異步清零端，低電平有效 LDN：同步并行置入控制端，低電平有效 ENT、ENP：計(jì)數(shù)控制端，高電平有效。下圖為用 74LS161 設(shè)計(jì)的可預(yù)置初值的 7 進(jìn)制循環(huán)計(jì)數(shù)器，D3 D2 D1D0 為預(yù)置數(shù)輸入端。如果想設(shè)