VHDL數(shù)字時(shí)鐘設(shè)計(jì)

1、設(shè)計(jì)題目：系部:年級(jí):班級(jí):姓名:學(xué)號(hào):EDA課程設(shè)計(jì)VHDI數(shù) 字時(shí)鐘設(shè)計(jì) 電子信息與電氣工程12級(jí)自動(dòng)化（1）班 王廷弼15VHDL數(shù)字時(shí)鐘設(shè)計(jì)1、功能介紹1 ）具有時(shí)、分、秒計(jì)數(shù)顯示功能，以 24小時(shí)循環(huán)計(jì)時(shí)2 ）時(shí)鐘計(jì)數(shù)顯示時(shí)有LED燈的花樣顯示。3）具有調(diào)節(jié)小時(shí)、分鐘及清零的功能。4 ）具有整點(diǎn)報(bào)時(shí)功能。2、總體方框圖3、性能指標(biāo)及功能設(shè)計(jì)1）時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的數(shù)字；對(duì)秒、分60進(jìn)制計(jì)數(shù)，即從0到59循環(huán)計(jì)數(shù)，時(shí)鐘一一24進(jìn)制計(jì)數(shù)，即從0到23循環(huán)計(jì)數(shù)，并且在數(shù)碼管上顯示數(shù)值。2）時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間，這樣使數(shù)字鐘真

2、正具有使用功能。我們可以通過實(shí)驗(yàn)板上的鍵7和鍵4進(jìn)行任意的調(diào)整，因?yàn)槲覀冇玫臅r(shí)鐘信號(hào)均是 1HZ的，所以每LED燈變化一次就來一 個(gè)脈沖，即計(jì)數(shù)一次。3） 清零功能：reset為復(fù)位鍵，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)。 可以根據(jù)我們自己任意時(shí)間的復(fù)位。4） 蜂鳴器在整點(diǎn)時(shí)有報(bào)時(shí)信號(hào)產(chǎn)生，蜂鳴器報(bào)警。產(chǎn)生“滴答.滴答”的報(bào) 警聲音5) LED燈在時(shí)鐘顯示時(shí)有花樣顯示信號(hào)產(chǎn)生。即根據(jù)進(jìn)位情況，LED不停的 閃爍，從而產(chǎn)生“花樣”信號(hào)。4、方案選擇根據(jù)總體方框圖及各部分分配的功能可知， 本系統(tǒng)可以由秒計(jì)數(shù)器、分鐘計(jì) 數(shù)器、小時(shí)計(jì)數(shù)器、整點(diǎn)報(bào)時(shí)、分的調(diào)整以及小時(shí)的調(diào)整和一個(gè)頂層文件構(gòu)成。 采用

3、自頂向下的設(shè)計(jì)方法，子模塊利用 VHDL語言設(shè)計(jì)，頂層文件用原理圖的設(shè) 計(jì)方法。顯示：小時(shí)采用24進(jìn)制，而分鐘和秒均60進(jìn)制。5、細(xì)化框圖根據(jù)自頂向下的方法以及各功能模塊的的功能實(shí)現(xiàn)上述設(shè)計(jì)方案應(yīng)系統(tǒng)細(xì)化框圖：整點(diǎn)報(bào)時(shí)6、編寫程序、仿真和分析1、秒計(jì)數(shù)器1)VHDL語言描述程序LIBRARY IEEE; use hour ISPORT(clk,reset:IN STD_LOGIC;daout:out STD_LOGIC_VECTOR(5 DOWNTO 0); END ENTITY hour;ARCHITECTURE fun OF hour ISSIGNAL count:STD_LOGIC_VE

4、CTOR(5 DOWNTO 0); BEGINdaout=count;PROCESS(clk,reset)BEGINIF(reset=0)THEN count=000000;ELSIF(clkevent and clk=1)THENIF(count(3 DOWNTO 0)=1001)THENIF(count16#23#)THEN count=count+7;elsecount=000000;END IF;ELSIF (count16#23#)THEN count=count+1;ELSEcount=000000;END IF;END IF;END PROCESS;END IF(count (3

5、 DOWNTO 0)=若 reset=0 ，則異步清零 否則，若 clk 上升沿到 若個(gè)位計(jì)時(shí)恰好到“ 1001”即 9 23 進(jìn)制若到 23D 則復(fù) 0若未到 23D,則count進(jìn)1否則清零1001 ”)END IF( reset=0)END fun;2)秒計(jì)數(shù)器的仿真波形圖3)波形分析利用 60進(jìn)制計(jì)數(shù)器完成 00到 59的循環(huán)計(jì)數(shù)功能，當(dāng)秒計(jì)數(shù)至 59時(shí)，再來 一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出，即 enmin=1；reset 作為復(fù)位信號(hào)低電平有效， 即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零。因?yàn)檫@種60進(jìn)制的VHDL語言是很好寫 的，它并不復(fù)雜，再說我們必須要學(xué)會(huì)這些基本的硬件語言的描寫。2、分

6、鐘計(jì)數(shù)器1)VHDI語言描述程序LIBRARY IEEE;USE minute ISPORT(clk,clk1,reset,sethour:IN STD_LOGIC; enhour:OUT STD_LOGIC;daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END ENTITY minute ;ARCHITECTURE fun OF minute ISSIGNAL count :STD_LOGIC_VECTOR (6 DOWNTO 0);SIGNAL enhour_1, enhour_2: STD_LOGIC; enmin_1 為 59 分時(shí)的進(jìn)位信號(hào)BEGIN

7、enmin_2 由 clk 調(diào)制后的手動(dòng)調(diào)時(shí)脈沖信號(hào)串daout=count;enhour_2= (sethour and clk1); sethour 為手動(dòng)調(diào)時(shí)控制信號(hào)，高電平有效 enhour= (enhour_1 or enhour_2);PROCESS(clk,reset,sethour)BEGINIF(reset=0) THEN 若 reset 為 0 ，則異步清零 count=0000000;ELSIF(clkevent and clk=1)THEN否則，若 clk 上升沿到IF(count (3 DOWNTO 0) =1001)THEN若個(gè)位計(jì)時(shí)恰好到“ 1001 ”即 9IF

8、(count 16#60#) THEN 又若 count 小于 16#60# ，即 60 IF(count=1011001) THEN又若已到 59Denhour_1=1; 則置進(jìn)位為 1 count=0000000; count 復(fù) 0ELSEcount=count+7;若count未到59D,則加7,即作加 6校正”END IF;使前面的 16#60#的個(gè)位轉(zhuǎn)變?yōu)?421BCD的容量ELSEcount=0000000; count 復(fù) 0(有此句,則對(duì)無效狀態(tài)電路可自啟動(dòng))END IF;END IF(count16#60#)ELSIF (count 16#60#) THEN count=c

9、ount+1;若 count16#60# 則 count 加 1enhour_1=0 after 100 ns;沒有發(fā)生進(jìn)位ELSE count=0000000;否則,若 count 不小于 16#60# count 復(fù) 0END IF; END IF(count (3 DOWNTO 0)=“1001”)END IF;END I F ( reset= 0)END process;END fun;2)分鐘計(jì)數(shù)器的仿真波形圖3)波形分析小時(shí)計(jì)數(shù)模塊利用 24 進(jìn)制計(jì)數(shù)器,通過分鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從 到 23 的循環(huán)計(jì)數(shù)。3、小時(shí)計(jì)數(shù)器1)VHDI語言描述程序LIBRARY IEEE; use

10、 hour ISPORT(clk,reset:IN STD_LOGIC;daout:out STD_LOGIC_VECTOR(5 DOWNTO 0); END ENTITY hour;ARCHITECTURE fun OF hour ISSIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0); BEGINdaout=count;PROCESS(clk,reset)BEGINIF(reset=0)THEN count=000000;若 reset=0 ，則異步清零ELSIF(clkevent and clk=1)THEN否則，若 clk 上升沿到IF(count(3

11、DOWNTO 0)=1001)THEN若個(gè)位計(jì)時(shí)恰好到“ 1001”即 9IF(count16#23#)THEN23 進(jìn)制count=count+7;若到 23D 則elsecount=000000;復(fù) 0END IF;ELSIF (count16#23#)THEN若未到 23D,則count進(jìn)1count=count+1;ELSE否則清零count=000000;END IF; END IF( count(3 DOWNTO 0)=“ 1 001 ”)END IF; ENDIF(reset= 0)END PROCESS;END fun;2)小時(shí)計(jì)數(shù)器的仿真波形圖3)波形分析00小時(shí)計(jì)數(shù)模塊利用

12、 24 進(jìn)制計(jì)數(shù)器，通過分鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從 到 23 的循環(huán)計(jì)數(shù)。4、整點(diǎn)報(bào)時(shí)報(bào)警模塊1) VHDI語言描述程序LIBRARY IEEE;USE alert ISPORT(clk:IN STD_LOGIC;dain:IN STD_LOGIC_VECTOR(6 DOWNTO 0);speak:OUT STD_LOGIC;lamp:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END alert;ARCHITECTURE fun OF alert ISSIGNAL count:STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL count1:STD

13、_LOGIC_VECTOR(1 DOWNTO 0);BEGIN speaker:PROCESS(clk)BEGINspeak=10)THENcount1=00; count1 為三進(jìn)制加法計(jì)數(shù)器 ELSEcount1=count1+1;END IF ;END IF ;END IF ;END PROCESS speaker; lamper:PROCESS(clk)BEGINIF(rising_edge(clk)THENIF(count=10)THENIF(count=00)THENlamp=001; 循環(huán)點(diǎn)亮三只燈ELSIF(count=01)THEN lamp=010;ELSIF(count=

14、10)THENlamp=100;END IF; count=count+1;ELSE count=00; END IF; END IF; END PROCESS lamper; END fun;2)整點(diǎn)報(bào)時(shí)模塊仿真波形圖1) 波形分析由圖知對(duì)于整點(diǎn)報(bào)時(shí)模塊， 當(dāng)分鐘計(jì)數(shù)至 59 時(shí)來一個(gè)時(shí)鐘脈沖則產(chǎn)生一個(gè)進(jìn)位信號(hào) 鐘計(jì)數(shù)到 00，此時(shí)產(chǎn)生報(bào)警信號(hào)持續(xù)一分鐘。 當(dāng)有時(shí)鐘脈沖時(shí) lamp 顯示燈就閃爍輪續(xù)點(diǎn)亮。7、全系統(tǒng)聯(lián)調(diào)1、數(shù)字時(shí)鐘系統(tǒng)原理圖2、數(shù)字時(shí)鐘系統(tǒng)波形圖仿真8、總結(jié)通過這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)， 心里特別的開心。 但是在編寫頂層文件的程序時(shí)， 遇到了不少問 題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出 了錯(cuò)誤和警告， 排除困難后，程序編譯就通過了， 心里終于舒了一口氣。器件的選擇也很重 要, 只有選擇合適的器件 ,才能正確的編譯 , 從而能更好的做好本次試驗(yàn) !通過這