高速電路設(shè)計(jì)技術(shù)報(bào)告

1、 高速電路設(shè)計(jì)技術(shù)報(bào)告 1: 高速PCB的疊層設(shè)計(jì)-2 信號(hào)線卡分割走線-4 2： 高速PCB設(shè)計(jì)-7 3：高速DDR走線設(shè)計(jì)-15 4：電磁干擾(EMI)共模和差模信號(hào)-18 高速PCB的疊層設(shè)計(jì) 隨著現(xiàn)在系統(tǒng)工作頻率的提高，器件的切換時(shí)間越來越小，PCB的設(shè)計(jì)復(fù)雜度逐步提高，對(duì)于信號(hào)完整性的分析除了反射，串繞以及EMI等之外，合理的層疊設(shè)計(jì)和穩(wěn)定可靠的電源也是重要的研究。PCB的層疊設(shè)計(jì)對(duì)整個(gè)系統(tǒng)的EMC性能起著重要的作用，良好的層疊可以有效的減小PCB回路的輻射效應(yīng)。同樣穩(wěn)定可靠的電源供應(yīng)可以為信號(hào)提供合理的返回路徑，減小Loop面積。所以對(duì)于PI（Power Integrity）和SI

2、的研究是緊密結(jié)合的。現(xiàn)在的高速數(shù)字系統(tǒng)設(shè)計(jì)中多層板和多個(gè)工作電源已經(jīng)很常見了，這就涉及到多層板的板層結(jié)構(gòu)的設(shè)計(jì)、介質(zhì)的選擇和電源(地)層的設(shè)計(jì)等。其中電源（地）層的設(shè)計(jì)是至關(guān)重要的 （1）板層的結(jié)構(gòu)板層的結(jié)構(gòu)是決定系統(tǒng)的EMC性能一個(gè)很重要的因素。一個(gè)好的板層結(jié)構(gòu)對(duì)抑制PCB中輻射起到良好的效果。在現(xiàn)在常見的高速電路系統(tǒng)中大多采用多層板而不是單面板和雙面板。在設(shè)計(jì)多面板時(shí)候需要注意以下方面。1.一個(gè)信號(hào)層應(yīng)該和一個(gè)敷銅層相鄰；2.信號(hào)層應(yīng)該和臨近的敷銅層緊密耦合（即信號(hào)層和臨近敷銅層之間的介質(zhì)厚度很?。?；3.電源敷銅和地敷銅應(yīng)該緊密耦合；4.系統(tǒng)中的高速信號(hào)應(yīng)該在內(nèi)層且在兩個(gè)敷銅之間，這樣兩個(gè)

3、敷銅可以為這些高速信號(hào)提供屏蔽作用且將這些信號(hào)的輻射限制在兩個(gè)敷銅區(qū)域；5.多個(gè)地敷銅層可以有效的減小PCB板的阻抗，減小共模EMI。2、板層的參數(shù)板層的參數(shù)包括信號(hào)走線的線寬，線厚、信號(hào)層和敷銅層之間的介質(zhì)以及介質(zhì)的厚度等。板層參數(shù)的確定主要是考慮到信號(hào)的阻抗控制以及PCB板的制作工藝限制等因素。當(dāng)然在GHz以上的頻率還需要重點(diǎn)考慮傳輸線的集膚效應(yīng)（Skin Effect）以及介質(zhì)的損耗等方面。對(duì)于常用的介質(zhì)FR-4而言，在1GHz時(shí)介質(zhì)對(duì)信號(hào)有了明顯的衰減。信號(hào)線的阻抗主要受到多個(gè)參數(shù)變量的限制，可以用下面的公式簡單的描述。其中：Z。是信號(hào)線的阻抗；w：是走線的線寬；h：走線的線高；H：介

4、質(zhì)的厚度；：介質(zhì)的介電常數(shù)。在這些參數(shù)變量中，H的影響最大。通?？梢允褂肞OLAR CIT25軟件計(jì)算傳輸線的阻抗。不同的傳輸線類型（微帶線和帶狀線等）計(jì)算需要的參數(shù)也是有些差異。3、電源(地)層的設(shè)計(jì)在研究電源(地)層的設(shè)計(jì)之前有必要知道高頻信號(hào)的回流問題。高頻信號(hào)的回流的原則就是沿著阻抗最小的路徑返回信號(hào)的驅(qū)動(dòng)端。同時(shí)信號(hào)的回流在信號(hào)的波形切換時(shí)，回流的的方式是不同的。在PCB上傳輸線的信號(hào)回流總是沿著和該傳輸線最近的敷銅形成電流返回路徑，只是在靠近信號(hào)的驅(qū)動(dòng)端時(shí)有所區(qū)別。信號(hào)輸出如果為邏輯高，那么信號(hào)的回流必須進(jìn)入驅(qū)動(dòng)端的電源管腳。相反如果輸出為低，那么信號(hào)的回流必定是回到驅(qū)動(dòng)端的地管腳

5、。信號(hào)的傳輸線和返回路徑之間需要有高的電容和低的電感。高的電容是可以比較好的將電場包含在內(nèi)；較低的電感是為了減小穿過的磁通量。在研究了高頻信號(hào)的回流的問題，下面將詳細(xì)的研究電源的設(shè)計(jì)。3.1、電源(地)層的分割現(xiàn)在系統(tǒng)的工作電源多為多個(gè)電源，那么在實(shí)際的操作中就需要研究電源(地)層的分割(Slot)問題。由上面研究的信號(hào)回流問題知道，Slot使得信號(hào)的回流路徑很難控制。如果信號(hào)不能通過盡可能小的環(huán)路返回，就可能形成一個(gè)大的環(huán)狀天線(小型環(huán)狀天線的輻射大小與環(huán)路面積、流過環(huán)路的電流大小以及頻率的平方成正比)。當(dāng)然從另一個(gè)角度考慮，Slot有利于噪聲的隔離，可以防止不同分割塊(Island)之間的

6、相互干擾。3.2、數(shù)模電源設(shè)計(jì)數(shù)模電源設(shè)計(jì)的主要目的就是減小數(shù)字信號(hào)(數(shù)字電源)對(duì)模擬信號(hào)(模擬電源)的干擾。同時(shí)還需要注意兩個(gè)方面。第一：盡可能減小電流環(huán)路的面積；第二：系統(tǒng)只采用一個(gè)參考面。如果系統(tǒng)存在兩個(gè)參考面，就可能形成一個(gè)偶極天線(小型偶極天線的輻射大小與線的長度、流過的電流大小以及頻率成正比)。所以對(duì)于數(shù)模電源和地敷銅的連接采用單點(diǎn)連接。這樣既可以構(gòu)成一個(gè)參考地敷銅，還可以防止在數(shù)字模擬地之間形成小的回流環(huán)路(Ground Loop)。因?yàn)檫@樣的回流環(huán)路是產(chǎn)生地彈噪聲的一個(gè)因素。因?yàn)槿绻捎枚帱c(diǎn)連接，噪聲就可以通過多個(gè)連接點(diǎn)形成比較多的環(huán)路。單點(diǎn)的連接點(diǎn)應(yīng)該在數(shù)模混合器件的下方。同

7、時(shí)需要注意數(shù)模的連接方式，考慮到噪聲的隔離，數(shù)模混合連接處使用磁珠連接，磁珠可以通直流隔交流。所以這樣可以防止一些高頻噪聲進(jìn)入模擬區(qū)域。因?yàn)閿?shù)字器件有噪聲容限，而模擬器件則對(duì)噪聲非常敏感。下面結(jié)合一個(gè)實(shí)例的設(shè)計(jì)做一個(gè)敘述。信號(hào)源的PCB板共6層。分為4個(gè)信號(hào)層和兩個(gè)敷銅層（第二層和第五層）。工作電源有數(shù)字和模擬電源且都是5V。所以在表層設(shè)計(jì)出一個(gè)模擬的電源區(qū)域，同時(shí)在第二層(地敷銅)分割出一個(gè)模擬地區(qū)域，且都采用了單點(diǎn)連接。在連接處使用了磁珠和電容串連形成了一個(gè)濾波器，3.3、20H規(guī)則在電源層的設(shè)計(jì)中經(jīng)常使用“20H”規(guī)則。含義就是地敷銅層相對(duì)于電源敷銅外延20H。其中H是電源和地敷銅之間的

8、介質(zhì)厚度。但是在實(shí)際的高速電路中，需要根據(jù)不同的情況來決定是否應(yīng)該使用20H規(guī)則。在PCB板層中只有兩個(gè)敷銅層（Power 和Ground）結(jié)構(gòu)時(shí)， 20H規(guī)則可以顯著的減小對(duì)外輻射。但是對(duì)多個(gè)敷銅層疊結(jié)構(gòu)時(shí)，20H規(guī)則的作用不是明顯了；但是通過使用過孔可以顯著的降低對(duì)外輻射。 地線設(shè)計(jì)在電子設(shè)備中，接地是控制干擾的重要方法。如能將接地和屏蔽正確結(jié)合起來使用，可解決大部分干擾問題。電子設(shè)備中地線結(jié)構(gòu)大致有系統(tǒng)地、機(jī)殼地（屏蔽地）、數(shù)字地（邏輯地）和模擬地等。在地線設(shè)計(jì)中應(yīng)注意以下幾點(diǎn)：1. 正確選擇單點(diǎn)接地與多點(diǎn)接地低頻電路中，信號(hào)的工作頻率小于1MHz，它的布線和器件間的電感影響較小，而接地

9、電路形成的環(huán)流對(duì)干擾影響較大，因而應(yīng)采用一點(diǎn)接地。當(dāng)信號(hào)工作頻率大于10MHz時(shí)，地線阻抗變得很大，此時(shí)應(yīng)盡量降低地線阻抗，應(yīng)采用就近多點(diǎn)接地。當(dāng)工作頻率在110MHz時(shí)，如果采用一點(diǎn)接地，其地線長度不應(yīng)超過波長的1/20，否則應(yīng)采用多點(diǎn)接地法。2. 將數(shù)字電路與模擬電路分開電路板上既有高速邏輯電路，又有線性電路，應(yīng)使它們盡量分開，而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。3. 盡量加粗接地線若接地線很細(xì)，接地電位則隨電流的變化而變化，致使電子設(shè)備的定時(shí)信號(hào)電平不穩(wěn)，抗噪聲性能變壞。因此應(yīng)將接地線盡量加粗，使它能通過三位于印制電路板的允許電流。如有可能，接地線的

10、寬度應(yīng)大于3mm。4. 將接地線構(gòu)成閉環(huán)路設(shè)計(jì)只由數(shù)字電路組成的印制電路板的地線系統(tǒng)時(shí)，將接地線做成閉環(huán)路可以明顯的提高抗噪聲能力。其原因在于：印制電路板上有很多集成電路元件，尤其遇有耗電多的元件時(shí)，因受接地線粗細(xì)的限制，會(huì)在地結(jié)上產(chǎn)生較大的電位差，引起抗噪聲能力下降，若將接地結(jié)構(gòu)成環(huán)路，則會(huì)縮小電位差值，提高電子設(shè)備的抗噪聲能力。信號(hào)線跨分割走線PCB板的跨分割走線的危害跨分割走線的主要危害包括：（1）導(dǎo)致走線的阻抗不連續(xù)；（2）容易使信號(hào)之間發(fā)生串?dāng)_；（3）可能引起信號(hào)的反射；（4）增大電流環(huán)路面積，加大環(huán)路電感，使輸出的波形容易振蕩；（5）增加向空間的輻射干擾，同時(shí)易受空間磁場的影響；（

11、6）加大與板上其他電路產(chǎn)生磁場耦合的可能性；（7）環(huán)路電感上的高頻壓降構(gòu)成共模輻射源，并通過外接電纜產(chǎn)生共模輻射。為了形象地描述跨分割走線對(duì)電路的危害，我們用圖4-15給出了一個(gè)地槽引起高頻信號(hào)產(chǎn)生串?dāng)_的示意圖。 對(duì)于需要嚴(yán)格的阻抗控制、按帶狀線模型走線的高速信號(hào)線而言，還會(huì)因?yàn)樯掀矫?、下平面或上下平面的開槽破壞帶狀線模型，造成阻抗的不連續(xù)，引起嚴(yán)重的信號(hào)失真，使信號(hào)的可靠度下降。 為了形象地描述跨分割走線對(duì)電磁干擾的影響，筆者進(jìn)行“了試驗(yàn)對(duì)比。從對(duì)比的結(jié)果很容易看到跨分割的影響。在一塊PCB板上布了兩根走線，兩者激勵(lì)源相同，負(fù)載完全一樣，均走在同一布線層，長度均為6000MIL，惟一不同的是

12、，一個(gè)跨了平面分割，另外一個(gè)參考平面完整。通過開關(guān)切換，在保證外部條件完全相同的情況下，分別讓其中的一個(gè)網(wǎng)絡(luò)上電，在半波暗室測試結(jié)果如下：從圖4-16和圖4-17可以清楚地看出：信號(hào)跨分割區(qū)會(huì)增加輻射8dB-10dB；具體增加的輻射強(qiáng)度取決于跨分割導(dǎo)致的回流路徑回路面積的大小，也與周圍的電磁干擾環(huán)境有關(guān)。如果一條時(shí)鐘線在對(duì)外接口線纜附近跨分割布線，其導(dǎo)致的電磁干擾強(qiáng)度可能超過20dB。由此可見跨分割布線會(huì)造成很大的電磁干擾，不僅干擾自身，同時(shí)它的電磁輻射還會(huì)對(duì)周圍其他的電路或系統(tǒng)造成干擾。因此，我們在布線的時(shí)候一定要注意，盡量避免跨分割走線。 三、PCB板避免跨分割的辦法跨分割走線給電路帶來很

13、大的危害，我們在實(shí)際電路的時(shí)候，應(yīng)該盡量避免造成跨分割現(xiàn)象，主要注意以下幾點(diǎn)：（1）走線避免穿越分割帶，走線的時(shí)候考慮地、電源的分割，讓走線繞開電源的分割問題，也可以增加電路的疊層數(shù)來避免跨分割問題。（2）通常布線的時(shí)候，電源分割是在不信號(hào)線之后設(shè)計(jì)，做電源或地分割時(shí)，一定要注意在地、電源分割的時(shí)候，會(huì)對(duì)哪些信號(hào)造成影響，會(huì)造成哪些信號(hào)線的跨分割走線，哪些是我們可以避免的，注意適當(dāng)?shù)卣{(diào)整地、電源分割。（3）過孔設(shè)計(jì)和散孔不應(yīng)過于密集，造成地、電源平面的隔離帶。（4）插裝器件或者接插件在定義時(shí)，要分布地合理，充分考慮對(duì)地、電源平面的影響，是否造成分割，導(dǎo)致EMI增強(qiáng)。結(jié)束語板層設(shè)計(jì)對(duì)于系統(tǒng)的實(shí)現(xiàn)

14、是至關(guān)重要的。在板層設(shè)計(jì)中電源的設(shè)計(jì)是主要的決定因素。文中的內(nèi)容研究了電源的分割和數(shù)模混合電路的設(shè)計(jì)。當(dāng)然在電源設(shè)計(jì)中，還需要注意不同性質(zhì)的敷銅層之間不用有重疊的現(xiàn)象，因?yàn)榉筱~層之間的寄生電容可以為不同性質(zhì)的敷銅之間提供耦合途徑，尤其是要避免模擬電源(地)和數(shù)字部分的重疊現(xiàn)象 高速電路的PCB設(shè)計(jì)（一） 電子技術(shù)的發(fā)展變化必然給板級(jí)設(shè)計(jì)帶來許多新問題和新挑戰(zhàn)。首先，由于高密度引腳及引腳尺寸日趨物理極限，導(dǎo)致低的布通率；其次，由于系統(tǒng)時(shí)鐘頻率的提高，引起的時(shí)序及信號(hào)完整性問題；第三，工程師希望能在PC平臺(tái)上用更好的工具完成復(fù)雜的高性能的設(shè)計(jì)。由此，我們不難看出，PCB板設(shè)計(jì)有以下三種趨勢：1 高

15、速數(shù)字電路(即高時(shí)鐘頻率及快速邊沿速率)的設(shè)計(jì)成為主流。2 產(chǎn)品小型化及高性能必須面對(duì)在同一塊PCB板上由于混合信號(hào)設(shè)計(jì)技術(shù)(即數(shù)字、模擬及射頻混合設(shè)計(jì))所帶來的分布效應(yīng)問題。3 設(shè)計(jì)難度的提高，導(dǎo)致傳統(tǒng)的設(shè)計(jì)流程及設(shè)計(jì)方法，以及PC上的CAD工具很難勝任當(dāng)前的技術(shù)挑戰(zhàn)，因此，EDA軟件工具平臺(tái)從UNIX轉(zhuǎn)移到NT平臺(tái)成為業(yè)界公認(rèn)的一種趨勢。(二)、高頻電路布線技巧1 高頻電路往往集成度較高，布線密度大，采用多層板既是布線所必須的，也是 降低干擾的有效手段2 高頻電路器件管腳問的引線彎折越少越好高頻電路布線的引線最好采用全 直線，需要轉(zhuǎn)折，可用45折線或圓弧轉(zhuǎn)折，這種要求在低頻電路中僅僅用于

16、提高銅箔的固著強(qiáng)度，而在高頻電路中，滿足這一要求卻可以減少高頻信號(hào)對(duì) 外的發(fā)射和相互問的耦合3 高頻電路器件管腳的引線越短越好4 高頻電路器件管腳問的引線層問交替越少越好也即元件連接過程中所用的 過孔(Via)越少越好據(jù)測，一個(gè)過孔可帶來約0.5pF的分布電容，減少過孔數(shù) 能顯著提高速度5 高頻電路布線，要注意信號(hào)線近距離平行走線所引入的串?dāng)_，若無法避免平行分布，可在平行信號(hào)線的反面布置大面積地來大幅度減少干擾同一層內(nèi)的平 行走線幾乎無法避免，但是在相鄰的兩個(gè)層走線的方向務(wù)必取為相互垂直6 對(duì)特別重要的信號(hào)線或局部單元實(shí)施地線包圍的措施7 各類信號(hào)線走線不能形成環(huán)路，地線也不能形成電流環(huán)路8

17、每個(gè)集成電路塊(IC)的附近應(yīng)設(shè)置至少一個(gè)高頻退耦電容，退耦電容盡量靠近器件的Vcc9 模擬地線(AGND)、數(shù)字地線(DGND)等接往公共地線時(shí)要采用高頻扼流這一環(huán)節(jié)在實(shí)際裝配高頻扼流環(huán)節(jié)時(shí)用的往往是中心穿有導(dǎo)線的高頻鐵氧體磁珠，可在原理圖中把它當(dāng)做電感，在PCB元件庫中單獨(dú)為它定義一個(gè)元件封裝，布線前把它手工移動(dòng)到靠近公共地線匯合的合適位置上(三)、PCB中電磁兼容性(EMC)設(shè)計(jì)方法 PCB的基材選擇及PCB層數(shù)的設(shè)置、電子元件選擇及電子元件的電磁特性、元件布局、元件問互連線的長寬等都制約著PCB的電磁兼容性PCB上的集成電路芯片(IC)是電磁干擾(EMI)最主要的能量來源常規(guī)的電磁干擾

18、(EMI)控制技術(shù)一般包括：元器件的合理布局、連線的合理控制、電源線、接地、濾波電容的合理配置、屏蔽等抑制電磁干擾(EMI)的措施都是很有效的，在工程實(shí)踐中被廣泛應(yīng)用1高頻數(shù)字電路PCB的電磁兼容性(EMC)設(shè)計(jì)中的布線規(guī)則10 高頻數(shù)字信號(hào)線要用短線，一般小于2inch(5cm)，且越短越好11 主要信號(hào)線最好集中在PCB板中心12 時(shí)鐘發(fā)生電路應(yīng)在PCB板中心附近，時(shí)鐘扇出應(yīng)采用菊花鏈或并聯(lián)布線13 電源線盡可能遠(yuǎn)離高頻數(shù)字信號(hào)線或用地線隔開，電源的分布必須是低感應(yīng)的(多路設(shè)計(jì))多層PCB板內(nèi)的電源層與地層相鄰，相當(dāng)于一個(gè)電容，起到濾波作用同一層上的電源線和地線也要盡可能靠近電源層四周銅箔

19、應(yīng)該比地層縮進(jìn)20倍于兩個(gè)平面層之間距離的尺寸，以確保系統(tǒng)有更好的EMC性能地平面不要分割，高速信號(hào)線如果要跨電源平面分割，應(yīng)該緊靠信號(hào)線放置幾個(gè)低阻抗的橋接電容14 輸入輸出端用的導(dǎo)線應(yīng)盡量避免相鄰平行最好加線間地線，以免發(fā)生反饋耦合15 當(dāng)銅箔厚度為50um、寬度為1-1.5mm時(shí)，通過2A的電流，導(dǎo)線溫度2inch)來說，其效應(yīng)就更類似于傳輸線。如何判斷是否滿足傳輸線條件，有如下經(jīng)驗(yàn)公式：(走線長度inch)x 0.144(電平跳變上升/下降時(shí)間ns)/2其中每inch 0.144是傳輸延時(shí)因子，此因子適用于常見的環(huán)氧樹脂玻璃布基(FR4)板。 如果傳輸線沒有完全匹配，即Rt(終端匹配阻

20、抗)z0(傳輸線特性阻抗)，則有反射(reflection)產(chǎn)生，此時(shí)通過在源和負(fù)載之間多次反射，就會(huì)產(chǎn)生多次振鈴(ringing)。如果傳輸線完全匹配，即Rt=Z0，此時(shí)就不會(huì)有振鈴的產(chǎn)生。長于8英寸的走線應(yīng)當(dāng)在終端進(jìn)行匹配，大致有以下幾種匹配方式： 其中交流匹配(Ac Termination)和其他匹配方式相比，是一種比較好的匹配方式。該匹配方式不增加驅(qū)動(dòng)源的負(fù)載，不額外加大電源的負(fù)擔(dān) 終端匹配技術(shù)是最簡單而且有效的高速PCB設(shè)計(jì)技術(shù)，合理使用終端匹配技術(shù)可以有效降低信號(hào)反射和信號(hào)振鈴，從而極大地提高信號(hào)的時(shí)序裕量和噪聲裕量，從而改善產(chǎn)品的故障容限單端信號(hào)的終端匹配技術(shù)通常包括：驅(qū)動(dòng)端串行

21、連接的終端匹配技術(shù)、接收端并行連接的終端匹配技術(shù)、戴維南終端匹配技術(shù)、AC終端匹配技術(shù)、二極管終端匹配技術(shù)等而更高性能的信號(hào)驅(qū)動(dòng)技術(shù)的使用，對(duì)于終端匹配技術(shù)提出了更高的要求比如LVDs(低電壓差分信號(hào))器件就要求差分信號(hào)線在滿足單線阻抗匹配的情況下，還要滿足差分阻抗的匹配，這甚至比單線阻抗的匹配更重要 終端匹配方式和元器件的值也要和電路芯片的驅(qū)動(dòng)能力和功耗結(jié)合起來考慮比如接受端下拉到地的匹配電阻的值，就必須考慮輸出電流和電壓(IOH和VOH)的值，也就是說必須考慮驅(qū)動(dòng)器的負(fù)載能力，而不能一味地考慮阻抗的匹配再比如，當(dāng)網(wǎng)絡(luò)上信號(hào)的占空比大于5O時(shí)，匹配電阻應(yīng)該上拉到電源，而當(dāng)網(wǎng)絡(luò)上的信號(hào)占空比小

22、于或者等于50時(shí)，匹配電阻應(yīng)該下拉到地 關(guān)于匹配元器件位置的規(guī)則，源端匹配器件應(yīng)該盡量靠近驅(qū)動(dòng)器；終端匹配器件應(yīng)該盡量靠近接收端。如果網(wǎng)絡(luò)不是菊花鏈，那么匹配元器件的位置和匹配值應(yīng)該由SI工具分析確定。 Cadence公司的SpecctraQuest對(duì)高速系統(tǒng)的信號(hào)完整性分析和波形仿真，在高速系統(tǒng)設(shè)計(jì)中具有指導(dǎo)意義。設(shè)計(jì)工程師可以在電路板預(yù)布局的情況下，就可以對(duì)系統(tǒng)特性進(jìn)行仿真，而且實(shí)踐證明，仿真結(jié)果不好的布局，在完成布線后的仿真結(jié)果也不好。在進(jìn)行布局的調(diào)整，完成布線后，再進(jìn)行仿真，對(duì)于效果不好的網(wǎng)絡(luò)分析原因，再加以針對(duì)性的改進(jìn)，直至得到滿意的布線結(jié)果。 利用SpecctraQuest對(duì)高速系

23、統(tǒng)中振鈴和傳輸線效應(yīng)的仿真結(jié)果和實(shí)驗(yàn)，可以得到以下結(jié)論： 1 對(duì)高速信號(hào)和有嚴(yán)格沿要求的走線，應(yīng)盡可能得走短線。2 對(duì)于高分布電容的負(fù)載，應(yīng)用短而粗的走線。理論分析，比較粗的走線有比較小的電感。3 在長于2英寸而短于8英寸的走線，要串入25-50歐姆的阻尼電阻，一般取25歐或33歐。4 對(duì)于長于8英寸的走線，應(yīng)當(dāng)加入并行匹配網(wǎng)絡(luò)(地匹配，電源匹配，中點(diǎn)電位匹配，交流匹配等)。2阻抗控制技術(shù) 首先要區(qū)分開導(dǎo)線的電阻與阻抗兩個(gè)不同的概念電阻指的是直流狀態(tài)下導(dǎo)線對(duì)電流呈現(xiàn)的阻抗，而阻抗指的是交流狀態(tài)下導(dǎo)線對(duì)電流的阻抗，這個(gè)阻抗主要是由導(dǎo)線的電感引起的任何導(dǎo)線都有電感，當(dāng)頻率較高時(shí)，導(dǎo)線的阻抗遠(yuǎn)大于直

24、流電阻 5 阻抗控制的PCB信畔呤侵稈馗咚貾CB信號(hào)線各處阻抗連續(xù)，也就是說同一個(gè)網(wǎng)絡(luò)上阻抗是一個(gè)常數(shù)。6 阻抗控制的PCB板是指PCB板上所有網(wǎng)絡(luò)的阻抗都控制在一定的范圍以內(nèi)，如20-75。 設(shè)計(jì)工程師需要用到傳輸線理論或者借助EDA工具來實(shí)現(xiàn)阻抗控制。而PCB加工廠商則要依靠先進(jìn)的工藝和高性能的儀器和測試技術(shù)來保證阻抗控制技術(shù)的精確性。所以PCB廠商可能需要通過改變設(shè)計(jì)中的尺寸和間距來實(shí)現(xiàn)阻抗控制。 分析和測量是阻抗控制技術(shù)中很重要的一個(gè)環(huán)節(jié)，光板測試尤其重要而且精確。所以PCB設(shè)計(jì)工程師必須在設(shè)計(jì)中制定關(guān)鍵信號(hào)線的阻抗以及允許誤差，并且密切協(xié)調(diào)PCB加工廠商的工作，確保符合所有的設(shè)計(jì)規(guī)范

25、。 阻抗控制的PCB信號(hào)技術(shù)有很多種：嵌入式微帶線、非對(duì)稱帶狀線、對(duì)稱帶狀線、邊緣耦合帶涂層的微帶線、邊緣耦合非對(duì)稱帶狀線、輻射耦合的帶狀線等。從電路和PCB設(shè)計(jì)工程師的角度來說，要根據(jù)系統(tǒng)設(shè)計(jì)要求，嚴(yán)格計(jì)算阻抗，控制信號(hào)線的幾何尺寸，并將這些關(guān)鍵的阻抗控制信號(hào)線的阻抗和誤差的要求，明確以文檔的方式遞交給PCB加工廠，且要求PCB加工廠遞交實(shí)現(xiàn)加工測試的詳細(xì)報(bào)告。對(duì)于設(shè)計(jì)工程師的特定要求，PCB加工廠商通常采取在PCB設(shè)計(jì)拼板的外圍加上測試卡棒條，依據(jù)加工工藝，運(yùn)用先進(jìn)的測試技術(shù)，來調(diào)整關(guān)鍵信號(hào)線的幾何尺寸和間距。3設(shè)計(jì)空間探測技術(shù) 設(shè)計(jì)空間探測是應(yīng)用廣泛的高速設(shè)計(jì)和規(guī)劃技術(shù)。在設(shè)計(jì)的早期階段

26、，比如系統(tǒng)設(shè)計(jì)階段、原理圖設(shè)計(jì)階段或者是PCB布線前階段，可以使用EDA工具來考察關(guān)鍵網(wǎng)絡(luò)的匹配方式、匹配元器件值、拓?fù)浣Y(jié)構(gòu)、布線長度、基板材料、板層結(jié)構(gòu)等對(duì)信號(hào)完整性的影響。并且通過多參數(shù)的掃描分析，可以得到符合高速設(shè)計(jì)信號(hào)規(guī)范的設(shè)計(jì)空間。4高速PCB的集成電路芯片(IC)設(shè)計(jì)技術(shù) 在IC設(shè)計(jì)中同樣需要關(guān)注高速PCB的設(shè)計(jì)和分析。 高性能的FPGA芯片，需要考慮以下與高速PCB有關(guān)的因素：7 恰當(dāng)?shù)剡\(yùn)用引腳的可重定位特性，限制高速PCB傳輸線的長度，從而達(dá)到控 制延時(shí)和改善信號(hào)質(zhì)量的目的。8 確保編程引腳的驅(qū)動(dòng)能力不要太強(qiáng)。9 編程引腳的信號(hào)變化速率，在滿足時(shí)序等方面確保信號(hào)邊沿的跳變不要太

27、快。10 運(yùn)用編程引腳的工藝技術(shù)，如LVTTL、LVCMOS、LVDS、GTL、GTL+等，這樣可 以減少高速PCB板上元器件的使用。 ASIC芯片的設(shè)計(jì)同樣也要關(guān)注高速PCB設(shè)計(jì)方面的情況，突出體現(xiàn)為：根據(jù)高速PCB板的要求來選擇ASIC芯片的I/O緩沖器，以及芯片的封裝工藝和技術(shù)。SI工程師根據(jù)ASIC加工廠商提供的I/O緩沖器模型，以及封裝廠商提供的封裝模型，將ASIC芯片放在高速PCB中進(jìn)行仿真分析。從中選擇符合ASIC功能要求、高速PCB性能要求、成本和成品率等綜合因素的解決方案。5板級(jí)、系統(tǒng)級(jí)EMC設(shè)計(jì)技術(shù) 目前可行的EMC設(shè)計(jì)技術(shù)包括EMC專家系統(tǒng)和EMC設(shè)計(jì)規(guī)則。它是企業(yè)內(nèi)部建

28、立的一整套可行的EMC設(shè)計(jì)規(guī)則，這些規(guī)則可能是以文檔檢查列表的方式給出，再由工程師去仔細(xì)檢查設(shè)計(jì)的電路圖，或者PCB版圖確保沒有仟何的規(guī)則違反，也可能將這些設(shè)計(jì)規(guī)則編程到EMC專家系統(tǒng)中，由EDA工具來自動(dòng)檢查。(六)、PCB板的靜電釋放(ESD)設(shè)計(jì) 許多產(chǎn)品設(shè)計(jì)工程師通常在產(chǎn)品進(jìn)入到生產(chǎn)環(huán)節(jié)時(shí)才著手考慮抗靜電釋放(ESD)的問題。如果電子設(shè)備不能通過抗靜電釋放測試，通常最終的方案都要采用昂貴的元器件，還要在制造過程中采用手工裝配，甚至需要重新設(shè)計(jì)。因此，產(chǎn)品的進(jìn)度勢必受到影響。 即使經(jīng)驗(yàn)豐富的設(shè)計(jì)工程師，也可能并不知道設(shè)計(jì)中的哪些部分有利于抗靜電釋放(ESD)。大多數(shù)電子設(shè)備在生命期內(nèi)99

29、的時(shí)間都處于一個(gè)充滿ESD的環(huán)境之中，ESD可能不自人體、家具、甚至設(shè)備自身內(nèi)部。電子設(shè)備完全遭受ESD損毀比較少見，然而ESD干擾卻很常見，它會(huì)導(dǎo)致設(shè)備鎖死、復(fù)位、數(shù)據(jù)丟失和不可靠。其結(jié)果可能是在寒冷干燥的冬季電子設(shè)備經(jīng)常出現(xiàn)故障，但是維修時(shí)又顯示正常，這樣勢必影響用戶對(duì)電子設(shè)備及其制造商的信心。1ESD產(chǎn)生的機(jī)理 一個(gè)充電的導(dǎo)體接近另一個(gè)導(dǎo)體時(shí)，兩個(gè)導(dǎo)體之間會(huì)建立一個(gè)很強(qiáng)的電場，產(chǎn)生由電場引起的擊穿。當(dāng)兩個(gè)導(dǎo)體之間的電壓超過它們之間空氣和絕緣介質(zhì)的擊穿電壓時(shí)，就會(huì)產(chǎn)生ESD電弧。在0.7ns到10ns的時(shí)間里，ESD電弧電流會(huì)達(dá)到幾十安培甚至超過100A。ESD電弧會(huì)產(chǎn)生一個(gè)頻率范圍在1M

30、Hz-500MHz的強(qiáng)磁場，并感性耦合到鄰近的每一個(gè)布線環(huán)路，在距離ESD電弧10cm范圍產(chǎn)生15A以上的電流，4KV以上的高壓。ESD電弧將一直維持到兩個(gè)導(dǎo)體接觸短路或者電流低到不能維持電弧為止。2抗ESD的PCB布局與布線設(shè)計(jì)11 盡可能使用多層PCB板結(jié)構(gòu)，在PCB板內(nèi)層布置專門的電源和地平面。 采用旁路和退耦電容。盡量將每一個(gè)信號(hào)層都緊靠一個(gè)電源層或地線層，對(duì)于頂層和底層表面都有元器件、具有很短連接線以及許多填充地的高 密度PCB，可以考慮使用內(nèi)層走線。12 確保每一個(gè)功能電路和各功能電路之間的元器件布局盡可能緊湊，對(duì)易受ESD影響的電路或敏感元器件，應(yīng)該放在靠近PCB板中心的區(qū)域，這

31、樣其它的電路可以為它們提供一定的屏蔽作用。在能被ESD直接擊中的區(qū)域，每一個(gè)信號(hào)線附近都要布一條地線。13 在ESD容易進(jìn)入的設(shè)備I/O接口處以及人手經(jīng)常需要觸摸或操作的位置，比如復(fù)位鍵、通訊口、開/關(guān)機(jī)鍵、功能按鍵等。通常在接收端放置瞬態(tài)保護(hù)器、串聯(lián)電阻或磁珠。14 要確保信號(hào)線盡可能短，信號(hào)線的長度大于12inch(30cm)時(shí)，一定要平行布一條地線。15 確保信號(hào)線和相應(yīng)回路之間的環(huán)路面積盡可能小，對(duì)于長信號(hào)每隔幾厘米或幾英寸調(diào)換信號(hào)線和地線的位置來減小環(huán)路面積。16 確保電源和地之間的環(huán)路面積盡可能小，在靠近集成電路芯片(IC)每一個(gè)電源管腳的地方放置一個(gè)高頻電容。17 在可能的情況下

32、，要用地填充未使用的區(qū)域，每隔20mil(0.5mm)。(七)高速PCB中的過孔設(shè)計(jì) 在高速PCB設(shè)計(jì)中，看似簡單的過孔往往也會(huì)給電路的設(shè)計(jì)帶來很大的負(fù)面效應(yīng)。為了減小過孔的寄生效應(yīng)帶來的不利影響，在設(shè)計(jì)中可以盡量做到：1 從成本和信號(hào)質(zhì)量兩方面考慮，選擇合理尺寸的過孔大小。比如對(duì)6-10層的內(nèi)存模塊PCB設(shè)計(jì)來說，選用10/20Mil(鉆孔/焊盤)的過孔較好，對(duì)于一些高密度的小尺寸的板子，也可以嘗試使用8/18Mil的過孔。目前技術(shù)條件下，很難使用更小尺寸的過孔了。對(duì)于電源或地線的過孔則可以考慮使用較大尺寸，以減小阻抗。2 使用較薄的PCB板有利于減小過孔的兩種寄生參數(shù)(寄生電容和寄生電感)

33、。3 PCB板上的信號(hào)走線盡量不換層，也就是說盡量不要使用不必要的過孔。4 電源和地的管腳要就近打過孔，過孔和管腳之間的引線越短越好，因?yàn)樗鼈儠?huì)導(dǎo)致電感的增加。同時(shí)電源和地的引線要盡可能粗，以減少阻抗。5 在信號(hào)換層的過孔附近放置一些接地的過孔，以便為信號(hào)提供最近的回路。甚至可以在PCB板上大量放置一些多余的接地過孔。 高速DDR走線規(guī)則 1. 介紹目前，比較普遍使用中的DDR2 的速度已經(jīng)高達(dá)800 Mbps，甚至更高的速度，如1066 Mbps，而DDR3 的速度已經(jīng)高達(dá)1600 Mbps。對(duì)于如此高的速度，從PCB 的設(shè)計(jì)角度來講，要做到嚴(yán)格的時(shí)序匹配，以滿足波形的完整性，這里有很多的因

34、素需要考慮，所有的這些因素都是會(huì)互相影響的，但是，它們之間還是存在一些個(gè)性的，它們可以被分類為PCB 疊層、阻抗、互聯(lián)拓?fù)洹r(shí)延匹配、串?dāng)_、電源完整性和時(shí)序，目前，有很多EDA 工具可以對(duì)它們進(jìn)行很好的計(jì)算和仿真，其中Cadence ALLEGRO SI-230 和Ansofts HFSS 使用的比較多。文章重點(diǎn)是討論在盡可能少的PCB 層數(shù)，特別是4 層板的情況下的相關(guān)技術(shù)，其中一些設(shè)計(jì)方法在以前已經(jīng)成熟的使用過。 2. PCB 的疊層（stackup）和阻抗對(duì)于一塊受PCB 層數(shù)約束的基板（如4 層板）來說，其所有的信號(hào)線只能走在TOP 和BOTTOM 層，中間的兩層，其中一層為GND 平

35、面層，而另一層為 VDD 平面層，Vtt 和Vref 在VDD 平面層布線。而當(dāng)使用6 層來走線時(shí)，設(shè)計(jì)一種專用拓?fù)浣Y(jié)構(gòu)變得更加容易，同時(shí)由于Power 層和GND 層的間距變小了，從而提高了PI?；ヂ?lián)通道的另一參數(shù)阻抗，在DDR2 的設(shè)計(jì)時(shí)必須是恒定連續(xù)的，單端走線的阻抗匹配電阻50 Ohms 必須被用到所有的單端信號(hào)上，且做到阻抗匹配，而對(duì)于差分信號(hào)，100 Ohms 的終端阻抗匹配電阻必須被用到所有的差分信號(hào)終端，比如CLOCK 和DQS 信號(hào)。另外，所有的匹配電阻必須上拉到VTT，且保持50 Ohms，ODT 的設(shè)置也必須保持在50 Ohms。 在 DDR3 的設(shè)計(jì)時(shí)，單端信號(hào)的終端匹

36、配電阻在40 和60 Ohms 之間可選擇的被設(shè)計(jì)到ADDR/CMD/CNTRL 信號(hào)線上，這已經(jīng)被證明有很多的優(yōu)點(diǎn)。而且，上拉到VTT 的終端匹配電阻根據(jù)SI 仿真的結(jié)果的走線阻抗，電阻值可能需要做出不同的選擇，通常其電阻值在30-70 Ohms 之間。而差分信號(hào)的阻抗匹配電阻始終在100 Ohms。 圖 1 : 四層和六層PCB 的疊層方式 3. 互聯(lián)通路拓?fù)鋵?duì)于DDR2 和DDR3，其中信號(hào)DQ、DM 和DQS 都是點(diǎn)對(duì)點(diǎn)的互聯(lián)方式，所以不需要任何的拓?fù)浣Y(jié)構(gòu)，然而列外的是，在multi-rank DIMMs（Dual In Line Memory Modules）的設(shè)計(jì)中并不是這樣的。在

37、點(diǎn)對(duì)點(diǎn)的方式時(shí)，可以很容易的通過ODT 的阻抗設(shè)置來做到阻抗匹配，從而實(shí)現(xiàn)其波形完整性。而對(duì)于 ADDR/CMD/CNTRL 和一些時(shí)鐘信號(hào)，它們都是需要多點(diǎn)互聯(lián)的，所以需要選擇一個(gè)合適的拓?fù)浣Y(jié)構(gòu)，圖2 列出了一些相關(guān)的拓?fù)浣Y(jié)構(gòu)，其中Fly- By 拓?fù)浣Y(jié)構(gòu)是一種特殊的菊花鏈，它不需要很長的連線，甚至有時(shí)不需要短線（Stub）。 對(duì)于DDR3，這些所有的拓?fù)浣Y(jié)構(gòu)都是適用的，然而前提條件是走線要盡可能的短。Fly-By 拓?fù)浣Y(jié)構(gòu)在處理噪聲方面，具有很好的波形完整性，然而在一個(gè)4 層板上很難實(shí)現(xiàn)，需要6 層板以上，而菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)在一個(gè)4 層板上是容易實(shí)現(xiàn)的。另外，樹形拓?fù)浣Y(jié)構(gòu)要求AB 的長度和

38、AC 的長度非常接近（如圖2）?？紤]到波形的完整性，以及盡可能的提高分支的走線長度，同事又要滿足板層的約束要求，在基于4 層板的DDR3 設(shè)計(jì)中，最合理的拓?fù)浣Y(jié)構(gòu)就是帶有最少短線（Stub）的菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)。 4. 時(shí)延的匹配 對(duì)于DDR2 和DDR3，時(shí)鐘信號(hào)是以差分的形式傳輸?shù)模贒DR2 里，DQS 信號(hào)是以單端或差分方式通訊取決于其工作的速率，當(dāng)以高度速率工作時(shí)則采用差分的方式。顯然，在同樣的長度下，差分線的切換時(shí)延是小于單端線的。根據(jù)時(shí)序仿真的結(jié)果，時(shí)鐘信號(hào)和DQS 也許需要比相應(yīng)的ADDR/CMD /CNTRL 和DATA 線長一點(diǎn)。另外，必須確保時(shí)鐘線和DQS 布在其相關(guān)的A

39、DDR/CMD/CNTRL 和DQ 線的當(dāng)中。由于DQ 和DM 在很高的速度下傳輸，所以，需要在每一個(gè)字節(jié)里，它們要有嚴(yán)格的長度匹配，而且不能有過孔。差分信號(hào)對(duì)阻抗不連續(xù)的敏感度比較低，所以換層走線是沒多大問題的，在布線時(shí)優(yōu)先考慮布時(shí)鐘線和DQS。5. 串?dāng)_在設(shè)計(jì)微帶線時(shí)，串?dāng)_是產(chǎn)生時(shí)延的一個(gè)相當(dāng)重要的因素。通常，可以通過加大并行微帶線之間的間距來降低串?dāng)_的相互影響，然而，在合理利用走線空間上這是一個(gè)很大的弊端，所以，應(yīng)該控制在一個(gè)合理的范圍里面。典型的一個(gè)規(guī)則是，并行走線的間距大于走線到地平面的距離的兩倍。另外，地過孔也起到一個(gè)相當(dāng)重要的作用，有地過孔和沒地過孔的耦合程度，在有多個(gè)地過孔的情

40、況下，其耦合程度降低了7 dB。6. 電源完整性這里的電源完整性指的是在最大的信號(hào)切換情況下，其電源的容差性。當(dāng)未符合此容差要求時(shí)，將會(huì)導(dǎo)致很多的問題，比如加大時(shí)鐘抖動(dòng)、數(shù)據(jù)抖動(dòng)和串?dāng)_。在 DDR 的設(shè)計(jì)上有三類電源，它們是VDD、VTT 和Vref。VDD 的容差要求是5%，而其瞬間電流從Idd2 到Idd7 大小不同，詳細(xì)在JEDEC 里有敘述。通過電源層的平面電容和專用的一定數(shù)量的去耦電容，可以做到電源完整性，其中去耦電容從10nF 到10uF 大小不同，共有10 個(gè)左右。另外，表貼電容最合適，它具有更小的焊接阻抗。Vref 要求更加嚴(yán)格的容差性，但是它承載著比較小的電流。顯然，它只需要

41、很窄的走線，且通過一兩個(gè)去耦電容就可以達(dá)到目標(biāo)阻抗的要求。由于Vref 相當(dāng)重要，所以去耦電容的擺放盡量靠近器件的管腳。然而，對(duì)VTT 的布線是具有相當(dāng)大的挑戰(zhàn)性，因?yàn)樗恢灰袊?yán)格的容差性，而且還有很大的瞬間電流，不過此電流的大小可以很容易的就計(jì)算出來。最終，可以通過增加去耦電容來實(shí)現(xiàn)它的目標(biāo)阻抗匹配。在4 層板的PCB 里，層之間的間距比較大，從而失去其電源層間的電容優(yōu)勢，所以，去耦電容的數(shù)量將大大增加，尤其是小于10 nF 的高頻電容。7. 時(shí)序分析對(duì)于時(shí)序的計(jì)算和分析在一些相關(guān)文獻(xiàn)里有詳細(xì)的介紹，下面列出需要設(shè)置和分析的8 個(gè)方面： 1. 寫建立分析： DQ vs. DQS 2. 寫保

42、持分析： DQ vs. DQS 3. 讀建立分析： DQ vs. DQS 4. 讀保持分析： DQ vs. DQS 5. 寫建立分析： DQS vs. CLK 6. 寫保持分析： DQS vs. CLK 7. 寫建立分析： ADDR/CMD/CNTRL vs. CLK 8. 寫保持分析： ADDR/CMD/CNTRL vs. CLK對(duì)于DDR2 上面所有的8 項(xiàng)都是需要分析的，而對(duì)于DDR3，5 項(xiàng)和6 項(xiàng)不需要考慮。在PCB 設(shè)計(jì)時(shí)，長度方面的容差必須要保證total margin 是正的。8. PCB Layout在實(shí)際的PCB 設(shè)計(jì)時(shí)，考慮到SI 的要求，往往有很多的折中方案。通常，需要優(yōu)先考慮對(duì)于那些對(duì)信號(hào)的完整性要求比較高的。畫PCB 時(shí)，當(dāng)考慮一下的一些相關(guān)因素，那么對(duì)于設(shè)計(jì)P