時(shí)序電路實(shí)驗(yàn)報(bào)告

1、時(shí)序電路實(shí)驗(yàn)說明：在實(shí)驗(yàn)原理圖中的框圖中，第一步的產(chǎn)生環(huán)形脈沖是指產(chǎn)生q4q1：1000-1100-1110-0000-1000，產(chǎn)生的譯碼后的節(jié)拍電位是指t40t41：0001-0010-0100-1000-0001，最后通過啟?？刂七壿嫞瑔?dòng)，單拍，停機(jī)控制t40t41怎么輸出。但是為什么環(huán)形脈沖沒有1111這一個(gè)狀態(tài)呢，為什么在0111就歸零了呢？分析電路圖可知，因?yàn)楣?jié)拍電位只有4個(gè)狀態(tài)，所以在環(huán)形脈沖的設(shè)計(jì)中忽略了1111，當(dāng)然也可以設(shè)計(jì)成沒有0000這個(gè)狀態(tài)。先解釋機(jī)器周期、節(jié)拍電位、時(shí)標(biāo)脈沖。機(jī)器周期的時(shí)間寬度通常對(duì)應(yīng)于一個(gè)內(nèi)存存取周期，即一個(gè)機(jī)器周期可以訪問一次內(nèi)存。機(jī)器周期分為

2、多種類型，如取指令周期、取操作數(shù)周期、執(zhí)行周期等。一條指令從內(nèi)存中取出到被執(zhí)行完需要若干個(gè)不同類型的機(jī)器周期，但任何指令的第一個(gè)周期都是取指令周期，每個(gè)機(jī)器周期包含若干個(gè)節(jié)拍電位。節(jié)拍電位是控制操作順序的信號(hào)，各節(jié)拍電位在時(shí)間上不重疊。節(jié)拍電位由主振分頻得到。其寬度對(duì)應(yīng)于運(yùn)算器執(zhí)行一次算術(shù)/邏輯運(yùn)算所需要的時(shí)間，一個(gè)節(jié)拍電位包括若干時(shí)標(biāo)脈沖。時(shí)標(biāo)脈沖用來保證計(jì)算機(jī)內(nèi)觸發(fā)器的可靠翻轉(zhuǎn)，它的寬度為節(jié)拍電位的幾分之一。以上內(nèi)容書上也有，下面舉例來解釋這3個(gè)概念。 一條指令有分為取指周期，譯碼周期，執(zhí)行周期。如比較熟悉的取指周期中就有fetch1: arpcfetch2: drm，pcpc1fetch

3、3: irdr7.6，ardr5.0fetch1，fetch2，fetch3為3條微指令。每條微指令都對(duì)應(yīng)相應(yīng)的控制信號(hào)，如fetch1就是arload有效，其余控制信號(hào)均無效。時(shí)標(biāo)脈沖是指在節(jié)拍電位中，產(chǎn)生控制信號(hào)邏輯的每個(gè)時(shí)鐘信號(hào)；節(jié)拍電位就是產(chǎn)生一組控制信號(hào)邏輯，fetch1、fetch2、fetch3分別對(duì)應(yīng)3個(gè)節(jié)拍電位；機(jī)器周期就是整個(gè)取指周期，包括3個(gè)節(jié)拍電位。下面解釋實(shí)驗(yàn)原理圖：第一個(gè)7474是產(chǎn)生清零信號(hào)和時(shí)鐘信號(hào)，清零信號(hào)是當(dāng)q2=1時(shí)，在時(shí)鐘上升沿clrn=0，clk=1，在其他時(shí)候clk與h的信號(hào)一致。所以有clrn=(q2h)，clk=q2+h。74175是為了產(chǎn)生環(huán)形

4、脈沖的，環(huán)形脈沖q4q1為1000-1100-1110-0000-1000，q*表示次態(tài)，q表示現(xiàn)態(tài)。所以q4*=clrn，q3*=q4clrn，q2*=q3clrn，q1*=0，在74175中體現(xiàn)出來就是4d=1，3d=q4，2d=q3，1d=q2。產(chǎn)生譯碼后的節(jié)拍電位可以根據(jù)卡洛圖得邏輯表達(dá)式，除了q4q1的幾個(gè)狀態(tài)，其余的都作為無關(guān)項(xiàng)理解。q4q1： 1000-1100-1110-0000-1000對(duì)應(yīng)t40t41：0001-0010-0100-1000-0001，有：t40=q4， t30=q2，t20= q3q2， t10= q4q3，第二個(gè)7474和組合邏輯是產(chǎn)生啟停控制邏輯的。通

5、過產(chǎn)生的控制信號(hào)與t40t41進(jìn)行與運(yùn)算，最后得到真正的節(jié)拍電位。qd是通過鎖存器產(chǎn)生，由于單拍和啟動(dòng)信號(hào)都與周期有關(guān)，也就是可以理解為，周期結(jié)束后單拍和啟動(dòng)信號(hào)才發(fā)揮作用，一個(gè)是讓輸出全為0，一個(gè)是輸出為t40t41，所以通過7474，來控制信號(hào)什么時(shí)候有效，所以連接的時(shí)鐘信號(hào)與q4一致，單拍時(shí)d=0，啟動(dòng)時(shí)d=1，會(huì)發(fā)現(xiàn)中間有反饋信號(hào)，這個(gè)是因?yàn)閱闻暮屯C(jī)都必須在啟動(dòng)狀態(tài)下才有效，所以有這樣一個(gè)連接。另外在鎖存器后連接了一個(gè)與非門和與門，這個(gè)我覺得是用來判斷優(yōu)先級(jí)的，因?yàn)閱?dòng)狀態(tài)時(shí)，只有當(dāng)單拍和停機(jī)都無效時(shí)d=1，而單拍和停機(jī)都有效時(shí)d=0，當(dāng)然中間的停機(jī)信號(hào)設(shè)計(jì)有問題。1.電路設(shè)計(jì)時(shí)序電

6、路library ieee;use ieee.std_logic_1164.all;entity sm1 is port (復(fù)位信號(hào)啟動(dòng)信號(hào)單步信號(hào)停機(jī)信號(hào) reset : in std_logic := 0;啟動(dòng)信號(hào)單步信號(hào)停機(jī)信號(hào) clock : in std_logic; qd : in std_logic := 0; dp : in std_logic := 0; tj : in std_logic := 0; t1 : out std_logic;時(shí)序脈沖信號(hào)啟動(dòng)信號(hào)單步信號(hào)停機(jī)信號(hào) t2 : out std_logic; t3 : out std_logic; t4 : out s

7、td_logic );end sm1;architecture behavior of sm1 is type type_fstate is (idle,st1,s_st2,st4,st2,s_st3,st3,s_st4); signal fstate : type_fstate; signal reg_fstate : type_fstate;begin process (clock,reset,reg_fstate) begin if (reset=1) then fstate = idle; elsif (clock=1 and clockevent) then fstate = reg

8、_fstate; end if; end process; process (fstate,qd,dp,tj) begin t1 = 0; t2 = 0; t3 = 0; t4 if (not(qd = 1) then reg_fstate = st1; else reg_fstate = idle; end if; t1 = 0; t2 = 0; t3 = 0; t4 if (tj = 1) and not(dp = 1) then reg_fstate = st1; elsif (dp = 1) and not(tj = 1) then reg_fstate = s_st2; else r

9、eg_fstate = st2; end if; t1 = 1; t2 = 0; t3 = 0; t4 if (tj = 1) then reg_fstate = s_st2; else reg_fstate = s_st3; end if; t1 = 0; t2 = 1; t3 = 0; t4 if (tj = 1) and not(dp = 1) then reg_fstate = st4; elsif (dp = 1) and not(tj = 1) then reg_fstate = idle; else reg_fstate = st1; end if; t1 = 0; t2 = 0

10、; t3 = 0; t4 if (tj = 1) and not(dp = 1) then reg_fstate = st2; elsif (dp = 1) and not(tj = 1) then reg_fstate = s_st3; else reg_fstate = st3; end if; t1 = 0; t2 = 1; t3 = 0; t4 if (tj = 1) then reg_fstate = s_st3; else reg_fstate = s_st4; end if; t1 = 0; t2 = 0; t3 = 1; t4 if (tj = 1) and not(dp =

11、1) then reg_fstate = st3; elsif (dp = 1) and not(tj = 1) then reg_fstate = s_st4; else reg_fstate = st4; end if; t1 = 0; t2 = 0; t3 = 1; t4 if (tj = 1) then reg_fstate = s_st4; else reg_fstate = idle; end if; t1 = 0; t2 = 0; t3 = 0; t4 t1 = x; t2 = x; t3 = x; t4 0-1111101-0-10tj停機(jī)信號(hào)0000-1-000100dp單步

12、信號(hào)000010010t4.0時(shí)序信號(hào)00000001-0010-0100-1000-000100100010-0100-100000010001能說明啟動(dòng)時(shí)序發(fā)生器，但并未產(chǎn)生時(shí)序脈沖啟動(dòng)時(shí)序發(fā)生器，t4t1,周而復(fù)始的發(fā)送出去停機(jī)狀態(tài)是，機(jī)器不產(chǎn)生時(shí)序脈沖單步狀態(tài)機(jī)器發(fā)出一個(gè)cpu周期就停止停機(jī)狀態(tài)優(yōu)先，即使此時(shí)處于啟動(dòng)單步狀態(tài)優(yōu)先，即使此時(shí)處于啟動(dòng)復(fù)位狀態(tài)優(yōu)先，之后若未啟動(dòng)，單步狀態(tài)無效實(shí)驗(yàn)結(jié)論驗(yàn)證成功實(shí)驗(yàn)箱驗(yàn)證驗(yàn)證儀器flex10k系列的epf10k20tc144-3芯片dda-i型實(shí)驗(yàn)箱管腳名管腳功能管腳分配情況123456clk時(shí)鐘信號(hào)122時(shí)鐘上升沿

13、reset置位信號(hào)830(無效)1(有效)qd啟動(dòng)信號(hào)8210110xtj停機(jī)信號(hào)800(無效)x101xdp單步信號(hào)810(無效)x011xt4.1時(shí)序信號(hào)118，11,7,116,11400000001-0010-0100-1000-000101000100-100010000000功能說明啟動(dòng)時(shí)序發(fā)生器，但并未產(chǎn)生時(shí)序脈沖啟動(dòng)時(shí)序發(fā)生器，t4t1周而復(fù)始發(fā)送出去停機(jī)狀態(tài)是，機(jī)器不產(chǎn)生時(shí)序脈沖單步狀態(tài)，機(jī)器只發(fā)出一個(gè)cpu周期就停止停機(jī)狀態(tài)優(yōu)先，即使此時(shí)處于啟動(dòng)復(fù)位狀態(tài)優(yōu)先，之后若未啟動(dòng)，單步狀態(tài)無效實(shí)驗(yàn)結(jié)論實(shí)驗(yàn)操作正確，驗(yàn)證正確實(shí)驗(yàn)日志思考題(1) 時(shí)序電路實(shí)行了哪幾種啟停控制邏輯？答：

14、實(shí)現(xiàn)了啟動(dòng)、單拍、停機(jī)等控制信號(hào)來控制(2) 舉例說明機(jī)器周期，節(jié)拍，脈沖。答： 機(jī)器周期：從內(nèi)存中讀取一個(gè)指令字的最短時(shí)間。 本實(shí)驗(yàn)中，相當(dāng)于輸出一組t1、t2、t3、t4節(jié)拍脈沖所用的時(shí)間 節(jié)拍與脈沖：一個(gè)節(jié)拍電位表示一個(gè)cpu周期的時(shí)間。一個(gè)節(jié)拍電位中包含若干個(gè)節(jié)拍脈沖，節(jié)拍脈沖表示較小的時(shí)間單位。(3) 如何進(jìn)入單步運(yùn)行狀態(tài)？答： 先置dp=0,tj=0,qd由0變化到1，然后令dp=1,即可使機(jī)器進(jìn)入到單步運(yùn)行狀態(tài)中。 其用途為：每次只讀取一條指令，可觀察當(dāng)前執(zhí)行結(jié)果。(4) 時(shí)序電路參考電路圖4-5-3中的停機(jī)控制電路未能實(shí)現(xiàn)停機(jī)功能，如何修改？答：實(shí)現(xiàn)全停全停全停全停功能，電路修改如下： 7474 clrn的輸入為tj的反，通過反相器實(shí)現(xiàn)，原來為直接接高電平。即在使得tj=1的時(shí)候，clrn有效，則清零，即全停。 實(shí)現(xiàn)暫停暫停暫停暫停功能，電路修改如下： 添加一個(gè)新的輸入控制信號(hào)，將其與h的反做或運(yùn)算，運(yùn)算的結(jié)果作為圖中7474的時(shí)鐘的輸入。 日志1. 時(shí)序電路響應(yīng)qd低電平時(shí)啟動(dòng)，試述vhdl中如何如果實(shí)現(xiàn)響應(yīng)qd下降沿？(1)qd : in std_logic := 0;/改為qd : in std_logic := 1;(2)case fstate