EDA多功能數(shù)字鐘設計

1、 實驗報告學生姓名： EDA小王子 學 號： 國家機密 專業(yè)班級： 國家機密 實驗類型： 驗證 綜合 設計 創(chuàng)新 實驗日期： 國家機密 實驗成績：很高 實驗四 多功能數(shù)字鐘設計一、 實驗目的1、學習復雜數(shù)字電路系統(tǒng)的設計。2、設計一個多功能數(shù)字鐘。二、實驗要求 1.數(shù)字顯示當前的小時、分鐘；2.可以預置為12小時計時顯示和24小時計時顯示；3.一個調(diào)節(jié)鍵，用于調(diào)節(jié)目標數(shù)位的數(shù)字。對調(diào)節(jié)的內(nèi)容敏感，如調(diào)節(jié)分鐘或秒時，保持按下時自動計數(shù)，否則以脈沖計數(shù)；4.一個功能鍵，用于切換不同狀態(tài)：計時、調(diào)時、調(diào)分、調(diào)秒、調(diào)小時制式。三、實驗儀器PC機、Quartus II軟件、EDA實驗箱四、實驗原理 1.

2、系統(tǒng)需要兩個六十進制計數(shù)器用于分鐘和秒的計時，為方便譯碼采用60進制計數(shù)器 （1）秒計時實驗程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;USE IEEE.STD_LOGIC_ARITH.ALL;entity second IS port(clk1,rst1:in std_logic; cout1:out std_logic; cq0:out std_logic_vector(3 downto 0); cq1:out std_logic_vector(3 downto 0);END s

3、econd;ARCHITECTURE behave of second is SIGNAL d: std_logic_vector(3 downto 0); SIGNAL g: std_logic_vector(3 downto 0);BEGIN process(clk1,rst1,d,g) BEGIN if (rst1 =1) then d =0000; g =0000; elsif(clk1EVENT and clk1=1)then if(d=9 and g=5)then cout1=1; else cout1=0; end if; if(d=9)then d=0000; if(g=5)t

4、hen g=0000; else g=g+1; end if; else d=d+1; end if; end if; end process; cq0=d;cq1=g;end behave;clk1是時鐘信號,rst1是復位信號, cout1作為下一模塊分鐘設計的時鐘信號,cq0,cq1輸出信號最后接在動態(tài)譯管碼芯片上。得出實驗要求的秒計時器：（2）分計時程序同秒計時程序 cout1作為clk2時鐘信號，rst2是復位信號, cout2作為下一模塊分鐘設計的時鐘信號,cq2,cq3輸出信號最后接在動態(tài)譯管碼芯片上。得出實驗要求的分計時器： 2,、系統(tǒng)要求實現(xiàn)12小時，24小時切換計時，采用一

5、個12,24?？勺冇嫈?shù)器，程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;USE IEEE.STD_LOGIC_ARITH.ALL;entity hour IS port(clk3,rst3,m:in std_logic; cq4:out std_logic_vector(3 downto 0); cq5:out std_logic_vector(3 downto 0);END hour;ARCHITECTURE behave of hour is SIGNAL d: std_logic

6、_vector(3 downto 0); SIGNAL g: std_logic_vector(3 downto 0);BEGIN process(clk3,rst3,m,d,g) BEGIN if (rst3 =1) then d =0000; g =0000; elsif(clk3EVENT and clk3=1)then if(m=0) then if(d=9 or (d=1 and g=1)then d=0000; if(g=1)then g=0000; else g=g+1; end if; else d=d+1; end if; else if(d=9 or (d=3 and g=

7、2)then d=0000; if(g=2)then g=0000; else g=g+1; end if; else d=d+1;end if; end if; end if;end process; cq4=d;cq5=g;end behave; 當m=0時，實現(xiàn)模12計數(shù)，當m=1時實現(xiàn)模24計數(shù)，cout2作為clk3時鐘信號，rst3是復位信號, cq4,cq5輸出信號最后接在動態(tài)譯管碼芯片上。得出實驗要求的小時計時器： 3、數(shù)碼管的動態(tài)掃描需要一個將八位的輸入轉(zhuǎn)化為四位的輸出，還有一三位的輸出，用來作為動態(tài)數(shù)碼管選擇器的輸入。程序如下：LIBRARY IEEE;USE IEEE.S

8、TD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY yima ISPORT ( CLK : IN STD_LOGIC; RESET : IN STD_LOGIC; SEC1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); SEC2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); MIN1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); MIN2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)

9、; HOUR1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); HOUR2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DAOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); SEL : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);END yima;ARCHITECTURE ART OF yima IS SIGNAL COUNT : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN PROCESS(CLK,RESET) BEGIN IF(RESET=1)THEN COUNT=

10、101)THEN COUNT=000; ELSE COUNT=COUNT + 1; END IF; END IF; END PROCESS; PROCESS(CLK,RESET) BEGIN IF(RESET=1)THEN DAOUT=0000; SELDAOUT=SEC1(3 DOWNTO 0); SELDAOUT=SEC2(3 DOWNTO 0); SELDAOUT=MIN1(3 DOWNTO 0); SELDAOUT=MIN2(3 DOWNTO 0); SELDAOUT=HOUR1(3 DOWNTO 0); SELDAOUT=HOUR2(3 DOWNTO 0); SELDAOUT=000

11、0; SELEnd Time 來設定仿真結束時間 （4）將工程count的端口信號名選錄波形編輯器中（5）在CLOCK窗口中設置clk1的時鐘周期為1us, 動態(tài)掃描管時鐘周期為100ns(6) 點擊save保存(7) 通過Tools下的Simulator Tools項進行仿真，然后觀察輸出波形。仿真波形如下：（圖中，sel0代表從右起第一號管，依次sel5代表第五號管，out則對應每號管顯示的數(shù)值）6、引腳設定六、實驗現(xiàn)象及驗證 1、調(diào)時方面功能正常；2、從24小時切換為12小時時，如果已計數(shù)到1223，無法切換，可使用模12,24兩個計數(shù)器同時計數(shù)，再用數(shù)據(jù)選擇器選擇計數(shù)器的輸出信號，接入

12、動態(tài)掃描器件；（改進見實驗心得）3、當掃描頻率過低，將會看到數(shù)碼顯示管依次顯示（動態(tài)數(shù)碼管工作的真實情況），當掃描頻率高于人眼識別頻率，將看到六個數(shù)碼管同時顯示。七、實驗心得1、學會復雜數(shù)字電路系統(tǒng)的設計:對一般復雜的電路系統(tǒng)可以分模塊設計, 這樣可以使設計簡單明了 2、通過本次試驗，學會了動態(tài)數(shù)碼管掃描電路的程序設計； 3、懂得了動態(tài)數(shù)碼管的工作原理； 4、由于原設計有功能上的漏洞，在此作如下改進：用模12,24兩個計數(shù)器同時計數(shù)，再用數(shù)據(jù)選擇器選擇計數(shù)器的輸出信號，接入動態(tài)掃描器件（1）模12計數(shù)：library ieee;use ieee.std_logic_1164.all;use i

13、eee.std_logic_unsigned.all;USE IEEE.STD_LOGIC_ARITH.ALL;entity hour12 IS port(clk3,rst3:in std_logic; cq4:out std_logic_vector(3 downto 0); cq5:out std_logic_vector(3 downto 0);END hour12;ARCHITECTURE behave of hour12 is SIGNAL d: std_logic_vector(3 downto 0); SIGNAL g: std_logic_vector(3 downto 0);

14、BEGIN process(clk3,rst3,d,g) BEGIN if (rst3 =1) then d =0000; g =0000; elsif(clk3EVENT and clk3=1)then if(d=9 or (d=1 and g=1)then d=0000; if(g=1)then g=0000; else g=g+1; end if; else d=d+1; end if; end if; end process; cq4=d;cq5=g;end behave;（2）模24計數(shù)：library ieee;use ieee.std_logic_1164.all;use iee

15、e.std_logic_unsigned.all;USE IEEE.STD_LOGIC_ARITH.ALL;entity hour24 IS port(clk4,rst4:in std_logic; cq6:out std_logic_vector(3 downto 0); cq7:out std_logic_vector(3 downto 0);END hour24;ARCHITECTURE behave of hour24 is SIGNAL d: std_logic_vector(3 downto 0); SIGNAL g: std_logic_vector(3 downto 0);BE

16、GIN process(clk4,rst4,d,g) BEGIN if (rst4 =1) then d =0000; g =0000; elsif(clk4EVENT and clk4=1)then if(d=9 or (d=3 and g=2)then d=0000; if(g=2)then g=0000; else g=g+1; end if; else d=d+1; end if; end if; end process; cq6=d;cq7=g;end behave;（3）數(shù)據(jù)選擇器： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY xzq ISPORT ( ain0 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); ain1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); bin0 : IN STD_LOGIC_VECTOR(3 DOWNTO 0); bin1 : IN STD_LOGIC_VECTOR(3