EDA實驗報告-實驗3計數(shù)器電路設(shè)計

1、暨南大學(xué)本科實驗報告專用紙 課程名稱 EDA 實驗 成績評定 實驗項目名稱 計數(shù)器電路設(shè)計 指導(dǎo)教師 郭江陵 實驗項目編號 03 實驗項目類型 驗證 實驗地點 B305 學(xué)院 電氣信息學(xué)院 系 專業(yè) 物聯(lián)網(wǎng)工程 組號： A6一、實驗前準(zhǔn)備本實驗例子使用獨立擴展下載板 EP1K10_30_50_100QC208（ 芯片為 EP1K100QC208） 。 EDAPRO/240H 實驗儀主板的 VCCINT 跳線器右跳設(shè)定為 3.3V ； EDAPRO/240H 實驗儀主 板的 VCCIO 跳線器組中“ VCCIO3.3V ”應(yīng)短接，其余 VCCIO 均斷開；獨立擴展下載板 “ EP1K10_30_

2、50_100QC208 ” 的 VCCINT 跳 線 器 組 設(shè) 定 為 2.5V ； 獨 立 擴 展 下 載 板 “EP1K10_30_50_100QC208 ”的 VCCIO 跳線器組設(shè)定為 3.3V 。請參考前面第二章中關(guān)于 “電源模塊”的說明。二、實驗?zāi)康?、了解各種進制計數(shù)器設(shè)計方法2、了解同步計數(shù)器、異步計數(shù)器的設(shè)計方法3、通過任意編碼計數(shù)器體會語言編程設(shè)計電路的便利三、實驗原理時序電路應(yīng)用中計數(shù)器的使用十分普遍， 如分頻電路、 狀態(tài)機都能看到它的蹤跡。 計數(shù) 器有加法計數(shù)器、可逆計數(shù)器、減法計數(shù)器、同步計數(shù)器等。利用 MAXPLUSII 已建的庫 74161、 74390 分別實

3、現(xiàn) 8 位二進制同步計數(shù)器和 8 位二十進制異步計數(shù)器。輸出顯示 模塊用 VHDL 實現(xiàn)。四、實驗內(nèi)容1、用 74161 構(gòu)成 8 位二進制同步計數(shù)器（程序為 T3-1）；2、用 74390 構(gòu)成 8 位二十進制異步計數(shù)器（程序為T3-2 ）；3、用 VHDL 語言及原理圖輸入方式實現(xiàn)如下編碼 7 進制計數(shù)器（程序為 T3-3 ）： 0，2，5，3，4，6，1五、實驗要求學(xué)習(xí)使用 Altera 內(nèi)建庫所封裝的器件與自設(shè)計功能相結(jié)合的方式設(shè)計電路， 學(xué)習(xí)計數(shù)器 電路的設(shè)計。六、設(shè)計框圖首先要熟悉傳統(tǒng)數(shù)字電路中同步、異步計數(shù)器的工作與設(shè)計。在MAX+PLUS II 中使用內(nèi)建的 74XX 庫選擇邏

4、輯器件構(gòu)成計數(shù)器電路，并且結(jié)合使用 VHDL 語言設(shè)計轉(zhuǎn)換模塊與 接口模塊， 最后將 74XX 模塊與自設(shè)計模塊結(jié)合起來形成完整的計數(shù)器電路。 并借用前面設(shè) 計的數(shù)碼管顯示模塊顯示計數(shù)結(jié)果。 74161 構(gòu)成 8 位二進制同步計數(shù)器（程序為 T3-1 ）七、原理8 位二進制同步計數(shù)器原理圖 程序為 T3-1 ）模塊說明：數(shù)據(jù)總線LED數(shù)碼管顯示所需要的數(shù)采用了兩個 74161計數(shù)器， 一個用來作為低位計數(shù)， 另一個作為高位計數(shù)器。 開關(guān)（ 4位二路開關(guān)）模塊用于將計數(shù)器輸出的數(shù)據(jù)分路切換為 據(jù)格式。字形碼轉(zhuǎn)換模塊調(diào)用前面實驗所設(shè)計的模塊。八、實驗電路連線與使用操作A：為獨立擴展下載板上第86

5、腳，應(yīng)接“數(shù)碼管段位引線”接線組“KPL_AHB：為獨立擴展下載板上第87 腳，應(yīng)接“數(shù)碼管段位引線”接線組“KPL_AHC：為獨立擴展下載板上第88 腳，應(yīng)接“數(shù)碼管段位引線”接線組“KPL_AHD：為獨立擴展下載板上第89 腳，應(yīng)接“數(shù)碼管段位引線”接線組“KPL_AH的 的 的 的E：為獨立擴展下載板上第 90 腳，應(yīng)接“數(shù)碼管段位引線”接線組“ KPL_AH ”的 E F：為獨立擴展下載板上第 92 腳，應(yīng)接“數(shù)碼管段位引線”接線組“ KPL_AH ”的 F G：為獨立擴展下載板上第 93腳，應(yīng)接“數(shù)碼管段位引線”接線組“ KPL_AH ”的 G SEL0 ：為獨立擴展下載板上第 69

6、 腳，為數(shù)碼管的位選掃描信號，接信號接線組 “DS1-8A(T) ”的 SS0 引線插孔。 SS1、SS2 接地(即在電源引線插孔組 GND 孔處)。RESET：為獨立擴展下載板上第 68 腳，應(yīng)接“多功能復(fù)用按鍵F1-F12 ”信號接線組“F1_12(T) ”的 F9F12 的任意一個插孔CKCNT ：為獨立擴展下載板上第 70 腳，應(yīng)接時鐘信號源接線組 “ CLOCK(T) ”的“FRQ (1821)”引線插孔CKDSP ：為獨立擴展下載板上第 79 腳即 GCLK1 ，應(yīng)接時鐘信號接線組“ CLOCK(T) ” 的“ FRQ(11)”引線插孔備注：程序 T3-1、 T3-2、T3-3 的

7、插線均相同，其中 T3-3 中 CLK 與 T3-1 的 CKCNT 定 義引腳相同。使用操作： 8 位二進制同步計數(shù)器使用操作 demo3top ： 程序下載以后，在“動態(tài)鍵盤顯示模塊”的二個數(shù)碼管 DS8.7A 上顯示計數(shù)值，范圍為 00 FFH 的二位十六進制數(shù)，并循環(huán)遞增計數(shù)。九、波形仿真分析4為 2路開關(guān)選擇器模塊仿真結(jié)果D_IN ：輸入 8 位數(shù)輸出信號： D_out ： 根據(jù)選擇輸出高四位或低四位數(shù)波形分析結(jié)果如上圖在兩個 timebar 之間， sel 為高電平輸出了 D_IN 的低四位數(shù)，在兩個 timebar 兩邊 sel 為低電平，輸出了 D_IN 的高四位，結(jié)果正確。字

8、行碼轉(zhuǎn)換模塊仿真結(jié)果如下圖輸入信號：D_IN ：要顯示的 4 位 2進制數(shù)輸出信號：a,b,c,d,e,f,g : 輸出數(shù)碼管段選 波形結(jié)果分析在上圖 timebar 處，輸入的 4 位 2 進制數(shù)是 5 輸出的段碼是”1101101即”共,陰 數(shù)碼管對應(yīng)的數(shù)值為 5。仿真結(jié)果正確。RESET：清零信號，低電平下重新開始計數(shù)。CKDSP ：動態(tài)顯示數(shù)碼管掃描頻率設(shè)定。CKCNT ：計數(shù)時鐘信號。中間信號量：DA7.0 ：用于顯示計數(shù)模塊輸出的中間計數(shù)結(jié)果。輸出信號：AG ：數(shù)碼管 7 個段位，用于顯示計數(shù)結(jié)果。波形結(jié)果分析：如圖所示，當(dāng)計數(shù)器 DA7.0 輸出為“ 16”時，第 2 個 tim

9、ebar 處對應(yīng)的數(shù)碼管的段碼 為”1111101，”即共陰數(shù)碼管顯示對應(yīng)的值為6，第 3 個 timebar 處對應(yīng)數(shù)碼管的段碼值為“0000110”，即共陰數(shù)碼管顯示對應(yīng)的值為 1，且在 DA = 16 0x 時 sel的值在0和 1之間不斷變化，表明這個時間段選中二個數(shù)碼管，并顯示為“16”。其他狀態(tài)下計數(shù)時鐘產(chǎn)生的顯示結(jié)果值類同。另外 第一個 timebar 體現(xiàn)了同步計數(shù)功能，當(dāng) CKCNT 為上升沿時計數(shù) 器加 1。第 4 個 timebar 體現(xiàn)異步復(fù)位功能，當(dāng) RESET 為 0 時立刻復(fù)位重新開始計算。 結(jié)論 ：由上述分析所得結(jié)果，完全達到實驗所需的要求。CNT4 單獨進行仿

10、真結(jié)果輸入信號：EN ： 使能信號，當(dāng) EN 為高電平時開始計數(shù)。CLK ： 時鐘信號，沒一個時鐘上升沿，計數(shù)加1。CLR ： 復(fù)位信號，為低電平時，計數(shù)復(fù)位。輸出信號：QA，QB, QC, QD : 計數(shù)輸出 4 位 2進制數(shù)信號， QA 為第一位。RCO ： 進位信號，當(dāng)計數(shù)計到 16 個數(shù)時產(chǎn)生進位，為高電平。 波形結(jié)果分析：第一個 timebar ，體現(xiàn)了同步計數(shù)功能，當(dāng) clk 為上升沿時開始計數(shù)。第二個 timebar 體 現(xiàn)進位輸出功能，當(dāng)計數(shù)計到 “1111時”產(chǎn)生進位， RCO 為高電平。第三個 timebar 體現(xiàn)異步 復(fù)位功能， CLR 信號為低電平時，輸出立刻復(fù)位為 “

11、0000”，第四個 timebar 體現(xiàn)使能信號只 有為高電平時才計數(shù)，低電平保持不變。結(jié)論： 仿真結(jié)果正確。對“ demo3Atop”進行仿真的結(jié)果如下：輸入信號：RESET：清零信號，低電平下重新開始計數(shù)。CKDSP ：動態(tài)顯示數(shù)碼管掃描頻率設(shè)定。CKCNT ：計數(shù)時鐘信號。中間信號量：DA7.0 ：用于顯示計數(shù)模塊輸出的中間計數(shù)結(jié)果。輸出信號：AG ：數(shù)碼管 7 個段位，用于顯示計數(shù)結(jié)果。波形結(jié)果分析：如圖所示，當(dāng)計數(shù)器 DA7.0 輸出為“ 16”時，第 3 個 timebar 處對應(yīng)的數(shù)碼管的段碼 為”1111101”，即共陰數(shù)碼管顯示對應(yīng)的值為6，第 2 個 timebar 處對應(yīng)

12、數(shù)碼管的段碼值為“0000110”，即共陰數(shù)碼管顯示對應(yīng)的值為 1，且在 DA = 16 0x 時 sel的值在0和 1之間 不斷變化，表明這個時間段選中二個數(shù)碼管，并顯示為“16”。其他狀態(tài)下計數(shù)時鐘產(chǎn)生的顯示結(jié)果值類同。另外 第一個 timebar 體現(xiàn)了同步計數(shù)功能，當(dāng) CKCNT 為上升沿時計數(shù) 器加 1。第 4 個 timebar 體現(xiàn)異步復(fù)位功能，當(dāng) RESET 為 0 時立刻復(fù)位重新開始計算。 結(jié)論：仿真結(jié)果達到實驗要求。下載硬件調(diào)試結(jié)果：頂層文件原理圖：OUTPUTDA7.0VCCPIN 7074161LDNADA4BQADA5CQBDA6DQCDA7ENTQDENPRCOCL

13、RNCLKPIN_79ERPIN 79RESETINVPCUCTVCCPIN 68CKCNTINPUTVCC仿真結(jié)果：VCC74161LDNABQACQBDQCENTQDENPRCOCLRNCLKinst COUNTERDA0DA1DA2DA3nst1 COUNTERCKDSP79023VCCTFFPRNTQCLRNinst2INPUTVCCOUTPUT SEL0PIN_69九、實驗心得通過實驗，熟悉了 quartus 的硬件仿真步驟，熟悉了分模塊仿真的作用和如何在仿真圖 上體現(xiàn)出該模塊要實現(xiàn)的所有功能，熟悉 8 位二進制同步計數(shù)器使用操作。實驗三問題1、74161計數(shù)器是什么功能的計數(shù)器，用

14、專業(yè)的詞語形容答：4位 16進制異步復(fù)位同步置數(shù)計數(shù)器2、XSH8_4 的功能？答：4位 2選1多路選擇器，從 8位輸入中選擇高 4位或低 4位輸出 3、XDELED 模塊功能？答：段譯碼模塊，把輸入的 4位 2進制數(shù)譯碼為數(shù)碼管的段選信號。4、TFT 是什么模塊？作用是什么？答： T 觸發(fā)器，輸入上升沿則輸出翻轉(zhuǎn)。5、74161 里的引腳含義以及為什么這么連接， (ABCD 哪個引腳是高位，哪個引 腳是低位？ ENT 、ENP 作用， ENTENPLDN 為什么接高電平 VCC ？而第二個 74161 為什么接 RCO？為什么不把 RCO 進位脈沖接到時鐘 CLK 引腳？ 答： LDN ：控

15、制是否輸入預(yù)置數(shù)的引腳。ABCD：預(yù)置數(shù)輸入引腳。 D 為高位ENT、ENP：使能端，當(dāng) ENT、ENP 同時為高電平時才能計數(shù)，一高一 低，保持計數(shù)不變。ENTENPLDN 接高電平 VCC ：保持 74161 計數(shù)狀態(tài)，而且不允許置數(shù)。 第二個 74161接 RCO 原因 ：當(dāng)?shù)退奈坏挠嫈?shù)進位時，高四位的計數(shù)器 就計數(shù)加 1 。不接 CLK 的原因是為了實現(xiàn)兩個計數(shù)器實現(xiàn)同步計數(shù)功 能。6、74161里的 RCO 的高電平時間有沒可能跨越兩個 CKL 時鐘周期，為什么？ 答：當(dāng)?shù)谝粋€計數(shù)器計數(shù)到 ”1111時”RCO從 0變成 1 的時候，當(dāng)下一個時 鐘上升沿時， RCO又變?yōu)?0，它的寬

16、度只有一個脈沖的寬度。不可能跨越 2 個 clk 。7、74161 是在 1111的時候產(chǎn)生進位信號還是在 0000 的時候產(chǎn)生進位信號？為 什么？答：在 1111的時候產(chǎn)生進位信號，因為數(shù)字電路是有延時的，在 1111 時產(chǎn) 生進位時才能保證低四位在下一個 0000 時高四位同時加 1。8.DA7.0的輸入怎么是斷開的？輸入從哪里來？ 答：輸入從兩個 74161的四個引腳來， 把它們的引腳輸出的線的名保持一致 就行。這是一種通用的標(biāo)號方式，為了使線的復(fù)雜度降低，使用不能亂命名，必 須與輸入的一致。9 三個電路里均有 T 觸發(fā)器，作用？答： 每一個上升沿的間隔固定了，得出來的 0和 1的占空比

17、也會固定。使 得數(shù)碼管第 1 位和第二位的占用時間一樣長。10、第二個電路圖芯片 74390 是什么芯片？ 答：雙計數(shù)器，每個計數(shù)器又分為 1 位 2 進制計數(shù)器， 3 位 5 進制計數(shù)器， 有清零功能，沒有置數(shù)功。11、 74390這么連線實現(xiàn)什么功能？答：實現(xiàn)一個異步十進制計數(shù)器功能，用一個二進制和五進制， 5 串 2，實 現(xiàn)進位功能 ，同樣的連接了兩個，形成了一個兩位十進制計數(shù)器。12、原理圖 3，XSB1 的作用？答：這是一個有限狀態(tài)機，分別有七個狀態(tài)，狀態(tài)順序是 0，2，5，3，4， 6，1。13、XHB1 的作用？答：把輸入的 0123456 的順序變成了 0253461。14、X

18、SB1與 XHB1 有什么區(qū)別，他們的輸出會一直一致么？答：XSB1 是用有限狀態(tài)機來實現(xiàn)循環(huán)置數(shù)（ 0253461）功能。XHB1 是把輸 入的 01234567轉(zhuǎn)化為 0253461當(dāng)計數(shù)到 7 時保持上一個的輸出不變，下一個計 時變?yōu)?0。他們的輸出不一樣，因為 XHB1 計數(shù)到 7 時還保持上一個輸出值不變， 在下一個計數(shù)時才返回到 0。它們的計數(shù)周期不一樣： XSB1 計數(shù)周期為 7，XHB1 計數(shù)周期為 8。15、CNT4 應(yīng)該在計數(shù)值為“ F”的時候輸出進位值，還是在計數(shù)值為“ 0”的時 候？答：F 時輸出進位值，因為數(shù)字電路有一定延時，在 F 輸出進位，下一個計 數(shù)器會在第一個

19、計數(shù)器變?yōu)?0 是同時計數(shù)加 1。這是為了保持兩個計數(shù)器的同步。16、如何看出 CNT4 是異步？ CNT4 的 EN 是否是同步使能？是否體現(xiàn)所有功 能？通過仿真分析 CNT4 是否完美取代 74161 工作？答：是否異步復(fù)位：當(dāng)復(fù)位信號來時，立刻復(fù)位計數(shù)值，計數(shù)清零。 同步使能： EN為高電平且 clk 為上升沿時才開始計數(shù)。 是否體現(xiàn)所有功能：看是否同步計數(shù)、異步復(fù)位、進位信號是否正確。 CNT4 完美取代 74161 工作。17、從硬件怎么知道發(fā)送 SEL0 高電平輸入真的顯示低四位？ 答：發(fā)送高電平時數(shù)碼管顯示低四位，發(fā)送低電平時數(shù)碼管顯示高四位。附件XSH8_4 代碼library

20、IEEE ;use IEEE. std_logic_1164. all ;entityXSH8 4isport(D_IN: inSTD_LOGIC_VECTOR ( 7 downto 0);-2 選14 位選擇器輸入信號SEL: inSTDLOGIC ;-8 位輸入信號高低位選擇信號D_OUT :outSTD_LOGIC_VECTOR ( 3 downto0)-4 為輸出信號); end XSH8_4 ;- 低四位architectureXSH8 4 archof XSH8 4isaliasdlow :std logic vector( 3 downto0)is d in( 3 downto0

21、); -aliasdhigh :std_logic_vector( 3 downto0) is d_in( 7 downto4); - 高四位beginprocess ( sel, D_IN )begincase seliswhen 1= d out d out nullend case ;end process end XSH8_4_archxdeled代碼library IEEE ;use IEEE . std logic 1164. all ;entity xdeled isport (d_in : in STD_LOGIC_VECTOR ( 3 downto 0); - 輸入 4位信號

22、- 輸出 7位段選信號a :out STD LOGIC ;b :out STD LOGIC ;c :out STD LOGIC ;d :out STD LOGIC ;e :out STD LOGIC ;f :out STD LOGIC ;g :out STD_LOGIC); end xdeled ;architecturexdeled of xdeled isbeginprocess( d in )type data outis array ( 0 to6) of std logicvariable outp : data out ; -段選判斷信號begin- 根據(jù)輸入 4 位信號和段選對照表輸出相應(yīng)的段選信號case d iniswhen0000=outp:= 1111110 ;when0001=outp:= 0110000 ;when0010=