計(jì)算機(jī)組成原理課程設(shè)計(jì)文件

1、計(jì)算機(jī)組成原理課程設(shè)計(jì) 題 目 一位全加器( Quartusll II ) 學(xué)生 指導(dǎo)教師 年 級(jí) 2007 級(jí) 專業(yè)計(jì)算機(jī)科學(xué)與技術(shù) 系別計(jì)算機(jī)系 學(xué)院計(jì)算機(jī)信息與工程學(xué)院 哈爾濱師范大學(xué) 2010年 6 月 目錄 亠、課程設(shè)計(jì)要求 1.1課程設(shè)計(jì)問題描述.3 1.2課程設(shè)計(jì)任務(wù)要求3. 1、概要設(shè)計(jì) 2.1加法器的基本概念 3 2.2 EDA概述5. 2.3 Quartusll II 軟件概述6 2.4 一位全加器設(shè)計(jì)流程 6. 2.4.1 一位全加器的基本概述 6. 2.4.2 一位全加器的原理圖 6. 三、詳細(xì)設(shè)計(jì) 3.1為本項(xiàng)工程設(shè)計(jì)建立文件夾 8 3.2輸入設(shè)計(jì)項(xiàng)目和存盤 11 3

2、.3將設(shè)計(jì)項(xiàng)目設(shè)置成可調(diào)用的元件12 3.4設(shè)計(jì)全加器頂層文件 14 3.5創(chuàng)建工程 14 3.6編譯前設(shè)置 3.7全程編譯 3.8時(shí)序仿真 四、收獲及體會(huì) 5.1收獲及體會(huì) 18 五、參考文獻(xiàn) 6.1參考文獻(xiàn)19 六、附錄 7.1 一位全加器代碼add.vf.20 一、課程設(shè)計(jì)要求 1.1課程設(shè)計(jì)問題描述 眾所周知，算術(shù)邏輯單元（ALU既能完成算術(shù)運(yùn)算也能完成邏輯運(yùn)算，是微處理器芯片 中的一個(gè)十分重要的部件。但從基本算術(shù)運(yùn)算的實(shí)現(xiàn)，我們可以看到所有的加、減、乘、除 運(yùn)算最終都能歸結(jié)為加法運(yùn)算。在ALU完成的操作中，邏輯操作是按位進(jìn)行，各位之間彼此 無關(guān)，不存在進(jìn)位問題，這使得邏輯運(yùn)算速度很快

3、，且是一個(gè)常數(shù)，不需進(jìn)行過多的優(yōu)化工 作。但對(duì)于算術(shù)操作來說，因?yàn)榇嬖谶M(jìn)位問題，使得某一位計(jì)算結(jié)果的得出和所有低于它的 位相關(guān)。因此，為了減少進(jìn)位傳輸所耗的時(shí)間，提高計(jì)算速度，人們?cè)O(shè)計(jì)了多種類型的加法 器，如行波進(jìn)位 （RIP）I法器、跳躍進(jìn)位加法器（CSKA Carry SKip Adders、進(jìn)位選擇 加法器(CSLA Carry SeLecAdders)超前進(jìn)位加法器(CLA Carry LookaheaAdders) 等。它們都是利用各位之間的狀態(tài)（進(jìn)位傳遞函數(shù)P、進(jìn)位產(chǎn)生函數(shù)G等）來預(yù)先產(chǎn)生高位的 進(jìn)位信號(hào)，從而減少進(jìn)位從低位向高位傳遞的時(shí)間 PLD進(jìn)行開發(fā)與設(shè)計(jì)，利用可編 軟件對(duì)一

4、位全加器的進(jìn)行合 ain、 bin 和一個(gè)低進(jìn)位 cin ， 要求掌握使用 Quartusll II 軟件對(duì)用可編程邏輯器件 程邏輯器件PLD（programmable logic device） Quartusll II 理正確的設(shè)計(jì)并且進(jìn)行輸入信號(hào)的測(cè)試。 用門電路設(shè)計(jì)一個(gè)一位二進(jìn)制全加器。要求輸入兩個(gè)加數(shù) 得出本位和 sum和向高位進(jìn)位cout 1.2 課 程 設(shè) 計(jì) 任 務(wù) 要 求 全加器是一個(gè)能對(duì)兩個(gè)一位二進(jìn)制數(shù)及來自低位的 “進(jìn)位”進(jìn)行相加，產(chǎn)生本位 “和” 及向高位 “進(jìn)位”的邏輯電路。該電路有3 個(gè)輸入變量，分別是2 個(gè)加數(shù) ain 、 bin 和 1 個(gè) 低進(jìn)位cin， 2個(gè)

5、輸出變量，分別是本位sum和向高進(jìn)位cout。在Quartusll II 利用基本 門電路中設(shè)計(jì)一位帶進(jìn)位加法器， 通過該課程設(shè)計(jì)理解和掌握可編程邏輯器件 PLD的應(yīng)用和 設(shè)計(jì)。主要目的就是了解和學(xué)習(xí)這門新技術(shù)的原理與應(yīng)用， 讓同學(xué)們盡快掌握使用 EDA進(jìn)行 設(shè)計(jì)的方法，為后續(xù)課程的學(xué)習(xí)打下良好的基礎(chǔ)。 、概 要 設(shè) 計(jì) 2.1 加法器的 基本概念 在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲(chǔ)器、微處理器和邏輯器件。存 儲(chǔ)器用來存儲(chǔ)隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。微處理器執(zhí)行軟件指令來完成范圍廣 泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲。邏輯器件提供特定的功能，包括器件與器件間 的接口、數(shù)據(jù)

6、通信、信號(hào)處理、數(shù)據(jù)顯示、時(shí)序和控制操作、以及系統(tǒng)運(yùn)行所需要的所有其 它功能。 加法器是微處理器中最基本、最重要的模塊,不僅在 A L U、乘法器、除法器中均包含 加法器模塊，而程序指針 PC的自加、跳轉(zhuǎn)指令的目標(biāo)地址計(jì)算以及訪存地址的獲得也需要 加法器來完成。從指令執(zhí)行頻率上看，算術(shù)邏輯單元、程序計(jì)數(shù)器、協(xié)處理器是C P U中使 用頻率最多的模塊。 加法器是為了實(shí)現(xiàn)加法的， 即是產(chǎn)生數(shù)的和的裝置。 加數(shù)和被加數(shù)為輸入， 和數(shù)與進(jìn)位 為輸出的裝置為半加器。 若加數(shù)、 被加數(shù)與低位的進(jìn)位數(shù)為輸入，而和數(shù)與進(jìn)位為輸出則為 全加器。 常用作計(jì)算機(jī)算術(shù)邏輯部件， 執(zhí)行邏輯操作、 移位與指令調(diào)用。 對(duì)于

7、 1 位的二進(jìn)制 加法，相關(guān)的有五個(gè)的量：被加數(shù)ain，被加數(shù) bin，前一位的進(jìn)位 cin，此位二數(shù)相加的 和sum此位二數(shù)相加產(chǎn)生的進(jìn)位cout。前三個(gè)量為輸入量，后兩個(gè)量為輸出量，五個(gè)量均 為 1 位。 2.2 EDA概述 EDA是電子設(shè)計(jì)自動(dòng)化（Electro nic Desig n Automatio n ）的縮寫，在 20世紀(jì) 90年 代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD、計(jì)算機(jī)輔助制造（ CAM、計(jì)算機(jī)輔助測(cè)試（ CAT和計(jì)算機(jī) 輔助工程（ CAE 的概念發(fā)展而來的。 20世紀(jì) 90年代，國(guó)際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國(guó)家，一直在積極探索新的電子電 路設(shè)計(jì)方法， 并在設(shè)計(jì)方法、 工具等方

8、面進(jìn)行了徹底的變革，取得了巨大成功。 在電子技術(shù) 設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、 FPGA 的應(yīng)用，已得到廣泛的普及，這些器件為數(shù) 字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式 進(jìn)行重構(gòu)， 從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng) 的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。 EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè) 計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真， 直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作

9、。EDA技術(shù)的出現(xiàn)，極大地 提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可 以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖 的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成。 現(xiàn)在對(duì) EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、 生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位 和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、 性能測(cè)試及特性分析直到飛行 模擬，都可能涉及到EDA技術(shù)。 2.3 Quartusll

10、II軟件概述 2.4 一位全加器設(shè)計(jì)流程 2.4.1 一位全 加器的基本概述 全加器是一個(gè)能對(duì)兩個(gè)一位二進(jìn)制數(shù)及來自低位的“進(jìn)位”進(jìn)行相加，產(chǎn)生本位 “和” 及向高位“進(jìn)位”的邏輯電路。該電路有3個(gè)輸入變量，分別是2個(gè)加數(shù)ain、bin和1個(gè) 低進(jìn)位cin， 2個(gè)輸出變量，分別是本位sum和向高進(jìn)位 cout。 一位全加器（FA）的邏輯表達(dá)式為： sum= ain bin cin cout= ain bi n + bin ci n + ai ncin 其中ain,bin為要相加的數(shù)，cin為進(jìn)位輸入；sun為和，cout是進(jìn)位輸出； 2.4.2 一位全 加器的原理圖 根據(jù)一位全加器的運(yùn)算法則可

11、得知一位全加器的真值表，通過真值表可寫出輸出函數(shù)表 達(dá)式： sum= ain bin cin cout= ain bi n + bin ci n + ai ncin 由以上表 達(dá)式可得出相應(yīng)的邏輯電路如圖所示。 三、詳細(xì)設(shè)計(jì) 3.1為本項(xiàng)工程設(shè)計(jì)建立文件夾 為本項(xiàng)設(shè)計(jì)的文件夾取名為楊雪婷路徑為楊雪婷 精選 3.2輸入設(shè)計(jì)項(xiàng)目和存盤 原理圖編輯輸入流程如下： （1）打開Quartus選菜單Fil New在彈出的對(duì)話框中選擇Device Desig n File頁的原理圖文件編輯輸入項(xiàng)Block Diagram/SchematiCFMeK 按鈕后將打開原理圖編輯窗口。 （2）在編輯窗口中的任何一個(gè)

12、位置上右擊鼠標(biāo)，將出現(xiàn)快捷菜單，選擇 其中的輸入元件項(xiàng)In se Symbo l于是將彈出輸入元件的對(duì)話框。 （3）單擊按鈕“，”，找到基本元件庫路徑項(xiàng)，選中需要的元件，單擊 “打開”按鈕，此元件即顯示在窗口中，然后單擊SymbOt口的OK按鈕, 即可將元件 and2 not xno和輸入輸出引腳 inpu和outpu分別調(diào)入原理圖 編輯窗口中。然后分別在inpu和 outpu的PIN NAME上雙擊使其變黑色， 再用鍵盤分別輸入各引腳名： a,b,co,so （4）選擇菜單 File- SaveAs選擇剛才為自己的工程建立的目錄 楊雪婷 yangxueting將已設(shè)計(jì)好的原理圖文件取名為ya

13、ngxuetin注意默認(rèn) 的后綴 是.bdf）并存盤在此文件夾內(nèi)。 3.3將設(shè)計(jì)項(xiàng)目設(shè)置成可調(diào)用的元件 為了構(gòu)成全加器的頂層設(shè)計(jì)，必須將以上設(shè)計(jì)的半加器yan gxueti ng1.bdf 設(shè)置成可調(diào)用的元件。在打開半加器原理圖文件yan gxuet in g1. 的情況下， 選擇菜單 File Create/UpdateCreate Symbol File for Curre項(xiàng)戸即可 將當(dāng)前文件yangxueting變成一個(gè)文件符號(hào)存盤，以待在高層次設(shè)計(jì)中調(diào) 用。 半加器 yangxueting2.bdf 3.4 設(shè)計(jì)全加器頂層文件 為了建立全加器的頂層文件，必須再打開一個(gè)原理圖編輯窗口，方

14、法同前, 即再次選擇菜單File -Nev Block Diagram/SchematicFile 在新打開的原理圖編輯窗口雙擊鼠標(biāo)，選擇yan gxuet in g1.b元件所在 的路徑 楊雪婷yangxueting調(diào)出元件，并連接好全加器電路圖。 New Project Wizard; Add Files 2 of 5) t *itevK* iri*L Sdl ifi 底瞽ijf til 1 Hnw 1 匚曾 1 Lt PLL I EP1CSQ240CS 1 爭(zhēng)5S9( ) 92602 N*?vw iProjffcl Wizard: FhiiIV ft Dwt?pu 3 of 5 IKfi

15、|pvic4i jmu MS# hg fjT-jgf 1w ft uv II |(|QF1 k a Q 口 *1 T nn 口 i M (3選擇仿真器和綜合器類型 單擊Next按鈕，在彈出的窗口選擇仿真器和綜合器類型，在此都選擇默認(rèn)項(xiàng) “NONE。 (4選擇目標(biāo)芯片 單擊Nex按鈕，選擇目標(biāo)芯片。首先在 Family欄選芯片系列，在此選 Cyclone 系列，并在此欄下單擊 Yes按鈕，即選擇一確定目標(biāo)器件。 再次單擊Nex胺鈕， 選擇此系列的具體芯片EP1C12Q240C分別選擇 Packag為PQFP Pin為240 和Spee為8 (如圖所示)。 (5工具設(shè)置 單擊Nex按鈕后，彈出的下

16、一個(gè)窗口是EDA工具設(shè)置窗口： EDA Tool Settings 此窗口有三項(xiàng)選擇： EDA design entry/synthes用于選擇輸入的類型和綜 合工具；EDA simulation t用于選擇仿真工具； EDA timing analysis tool, 用于選擇時(shí)序分析工具。 (6結(jié)束設(shè)置。 再單擊Nex按鈕后即彈出“工程設(shè)計(jì)統(tǒng)計(jì)”窗口，最后點(diǎn)擊Finish按鈕，即已 設(shè)定好此工程。 3.6編譯前設(shè)置 (1選擇FPGAB標(biāo)芯片。 步驟：選擇 Assignmer菜單中的 Setting項(xiàng)，在彈出的對(duì)話框中選擇Category 項(xiàng)下Device首先選擇目標(biāo)芯片為EP1C12Q24

17、0C8 Libfarip- Devicji* + Oj鼻nd 匚ckcdtticrht + Cc*T ip4dHjr 1 HiS*杠0 + EDA Tool Settings * Andlyi i(i-up clocK (CLK.USR) devic 0 vyidc? de*id wide INI T DONE reset (DEV_CLRo) output enable (DEV_OE) output Ajfo *jseicode J TAG user code (3Z bit hexacioc rrrkal: Description- |SpcififfSi-iser-defir*edin

18、fomYatiorr about the target device. TKe JT AG u?er cod i$ an extension of the ophun register. T hi cldtb c-an te read with the J TAG lUSERCODF in-huchor* Reset (3選擇配置器件和編程方式 選中 Con figuratioS，在下方的 Gen erate compressed bit 處選擇打鉤， 能產(chǎn)生于EPCS勺POF壓縮配置文件。 Active 在Configuratic選項(xiàng)頁，選擇配置器件為EPCS其配置模式可選擇 SeriaJ

19、l uaXp os a P jl|Vol t.IF x jtb PX w-itvlL Eitir ojtD w 1. C x ox CRlT I IT ap ac x t. x v-ti Lo dL丄 ns TIME_UNIT = ns; DATA_OFFSET = 0.0; DATA_DURATION = 50000.0; SIMULATION_TIME = 0.0; GRID_PHASE = 0.0; GRID_PERIOD = 10.0; GRID_DUTY_C YCLE = 50; SIGNAL（bi n） VALUE_TYPE = NINE_LEVEL_BIT; SIGNAL_TYP

20、E = SINGLE_BIT; WIDTH = 1; LSB_INDEX = -1; DIRECTION = INPUT; PARENT = ; SIGNAL(cin) VALUE_TYPE = NINE_LEVEL_BIT; SIGNAL_TYPE = SINGLE_BIT; WIDTH = 1; LSB_INDEX = -1; DIRECTION = INPUT; PARENT = ; SIGNAL(cout) VALUE_TYPE = NINE_LEVEL_BIT; SIGNAL_TYPE = SINGLE_BIT; WIDTH = 1; LSB_INDEX = -1; DIRECTIO

21、N = OUTPUT; PARENT = ; SIGNAL(sum) VALUE_TYPE = NINE_LEVEL_BIT; SIGNAL_TYPE = SINGLE_BIT; WIDTH = 1; LSB_INDEX = -1; DIRECTION = OUTPUT; PARENT = ; SIGNAL(ain) VALUE_TYPE = NINE_LEVEL_BIT; SIGNAL_TYPE = SINGLE_BIT; WIDTH = 1; LSB_INDEX = -1; DIRECTION = INPUT; PARENT = ; TRANSITION_LIST(bin) NODE RE

22、PEAT = 1; NODE REPEAT = 5000; LEVEL 0 FOR 5.0; LEVEL 1 FOR 5.0; TRANSITION_LIST(cin) NODE REPEAT = 1; NODE REPEAT = 16666; LEVEL 0 FOR 1.5; LEVEL 1 FOR 1.5; LEVEL 0 FOR 1.5; LEVEL 1 FOR 0.5; TRANSITION_LIST(cout) NODE REPEAT = 1; LEVEL X FOR 50000.0; TRANSITION_LIST(sum) NODE REPEAT = 1; LEVEL X FOR 50000.0; TRANSITION_LIST(ain) NODE REPEAT = 1; NODE REPEAT = 10000; LEVEL 0 FOR 2.5; LEVEL 1 FO