開關電源PCBlayout與電容電感設計

1、Power Supply PCB Layout/Output Capacitor DesignMPS Shanghai OfficeJuly 2006Part:L PCB Layout GuidelinesTen Simple Rules電容模型0.1 1.0 10Frequency (MHz)O1OOQz) aouepadul-oede。諧振頻率：當電容器工作頻率在以下時:當電容器工作頻率在以上時:當電容器工作頻率接近時:2兀（C LeslZc-1Zc j2吋-LeslZc = Resr電容參數(shù)封裝典型電感値(nH)瓷片電容06030.808051.012061.212101.0鉉電容080

2、51.612062.214112.324122.8電解電容3 =表面貼6.8引腳10電容ESRESL10UF/10V 瓷片4 mG1.25nH100uF/10V|H46 mQ3nH470UF/10V 電解100 mG15nH電容并聯(lián)高頻特性k AZm )C rlrf 大 ESL(a)差 Layout(b)好 Layout電源步板基本要點之一：旁路瓷片 電容的電容量不易太大，而它的寄 生串聯(lián)電感量應該盡量減小。多個 電容并聯(lián)能改善單個電容的阻抗特 性。最小容量的瓷片電容應最靠近 負載。電感模型EPRL = UAcImAc:電流環(huán)路截面結Lm:電流環(huán)路周長L:電感值EPR:等效并聯(lián)電阻 Cp:等效

3、并聯(lián)電感電感特性環(huán)形電感SMD電感電感阻抗電感特性51 50(D012345Cp= 2C電源步板基本要點之二：電感的 寄生串聯(lián)電容量應該盡量減小。 電感引腳之間的距離越遠越好。Large Cp(a) Bad Layout鏡象面概念高輻射電源步板基本要點之三:返回電流、避免在地層上放置任何功 率或信號走線。低輻射髙頻交流電流低輻射髙頻交流電流返回電流接地層高頻交流電流環(huán)路電源步版基本要點之四：高頻交流環(huán)路的面積應該盡量減小。+ 負載y員載過孔(VIA)的例子Ground PlaneGround PlaneGround PlaneHF Return Current何差HF Return Curre

4、nt(b) 般HF Return(c)好電源步版基本要點之五：過孔放置不應破壞高頻交流電流在地層上路徑。PCB板層分割DigitalAnalogP1RPIRDigitalAnalogGHBGRDSIGNALGiro S TOTALFIRGM) SIGMAL電源步版基本要點之六：摸擬電源層與數(shù)字地層不應有重疊。 信號層應有相應的地層。降壓式(BUCK)電源：功率部分電流和電壓波形減小C|n-Q4-Q2回路的面積_減小Q2- L- Cqut回路的面積降壓式電源排版差的例子電路等效圖Vout+LGND1主要公式:VL電吭I ddt大、Cout1電流1電流GND2difdt 小Vout-Minimiz

5、e These InductancesPCB TraceVia電感估算41L = 21 (!n -0.75)nHdPCB TraceGroundplaneVia 高 1.6mmVia 直經(jīng) 0.5 mmVia 約為 0.6 nH/ViaPCB Trace 長 1 inch (2.54cm),PCB 層厚 0.1mmPCB Trace 約為20nH/inch電源步版基本要點之七：要減小PCB走線的電感，減小PCB走線長度 要減小PCB過孔的電感，放置多個過孔PCB Trace - Via電感估算isw =%訕晉電源步版基本要點之八：SW焊盤面積要盡量小。SW焊盤下不要走信號線。 SW焊盤與信號線

6、之間需電源層或地層隔離。焊盤(PAD)和旁路電容的放置III焊盤旁路電容VCCBetter0.6 nHGood0.9 nH甘口口GNDBad4nH旁路 電容電容 (PCB背畫.Best 、0.5 nH【:(PCB背頁)(A)非常差(C) 一般vcc過孔(D)好降壓式電源排版的例子Cp較小Vo- Vo+電源排版基本要點之九：功率器件所組成的電流壞路面積要小。降壓式電源排版的例子INPUTINBSSWEN MP1583ssFBGNDCOivtPOUTPUTD1PGNDC3R3電源排版基本要點之十：功率器件接功率地信號器件接信號地功率地與信號地單點連接（一根很短導線或一個或多個過孔）Part IL

7、Output Capacitor DesignRipple Voltage Analysis高頻輸出瓷片電容特性Capacitance Versus Operating Temperature1.0UL=1 - |luF/1 一 0VX7R12J6If4 ,.r/c f vri t a cop IL*1 ur iJ vv . zuu|0.806-0.40.20.D-200204060AtSVOperatingVoltage OP-ing Temperature (C)80ESR Versus Operating VoltageEuolu)生S 山-Y5V電容値隨工作電壓而變化大-Y5V ESR

8、値隨工作電壓而變化大-Y5V電容値隨溫度而變化大高頻輸出瓷片電容特性Capacitance Versus Operating VoltageESR Versus Operating Voltage10uF/1 OV Y5V 與 1UF/10V X7RT生能相差不大輸出濾波電容電路分析%電感電壓DTsQ2導通，CH關斷ZC2電感 電流 lL(t)AI1-R1R2電流VOUTQ1導通，Q2關斷OUT 賃裁電流rr電感7 =?DTs1qi qi屯酰C1 =4 x1500uF = 6000uF, R1 = 80m/4 = 20mC2 = 1uF, R2 = 10moJOV7 負栽電流心=ResQout

9、(2)四顆1500nF, 80mQ電解電容并聯(lián)后電容值是6000 pF, ESR是20mQ電感紋波電流(AIL)為4.2A,輸出紋波電壓84 mV (80 x 4.2 / 4)能不能并聯(lián)一個或多個瓷片電容來減小輸出電壓紋波值?輸出濾波電容電路分析PSPICE AC模擬（圖A）瞬態(tài)模擬（圖B） Vout w 82.6 mVC1 - 4 pcs. 1500uF/1 OV etectrolytic capacitors C2 一 1 pcs. 1 uF/IOV ceramic capacitor運用直流電路分析方式:電感電流d (t)11 R112IIS R2I 負載+電流VOUTR1電流 R2電流

10、恥氏罟經(jīng)42十AzIVt = Al22 2.890.010= 28m V不能將輸出電容的阻抗簡單地 轉換成ESR來進行電路分析輸出濾波電容電路分析C1和C2的阻抗為：1ri2 +12Zci -R22 +并聯(lián)后的CEq和REq為:ZcH2ZE ZCJ + ZC2Req +對Ceq)_ (/?7+R2)2Cl2 C22 + Cl+C2)2 EQ (Rl2 Cl + R22 C227if)2 C1C2 +(C/ + C2)_ R1R2(R1 + R22對丫CTC2? +(RICf + R2C2?) EQ(/?/ + R2 F Q 對C/2 C2 2 +(C7 + C2 F輸出濾波電容電路分析當C1二

11、C2和Rl = R2, Ceq和Req才與頻率無關。此時:Cg = 2Cl = 2C2 Req弋二耳如有n顆同一電容并聯(lián)，并聯(lián)后的Ceq和Req為：Ceq -nCREq = ESR乂n重新分析由四顆1500yF電解電容(C1)和一顆l|iiF瓷片電容(C2)所組 成的輸出濾波電路：j=r2)253散町嚨“=嚴砒+吋y5皿輸出濾波電容電路分析計算和模擬結果fs 300KHz1 顆 IrF1顆咖F2 顆 lOF3顆lOfiFZci20 mQ20 mQ20 mQ20 mQZe?530 mQ53 mQ27 mQ18mQ4【Cl4.05 A3.05 A2.41 A2.00 A/，C20.15 A1.15

12、 AL79A2.20 A/ OUT81 mV61 mV48 mV40 mV/ #OUT（PSPICE 模擬）83 mV63 mV50 mV42 mV當輸出瓷片電容由一顆增加到三顆，輸出紋波電壓值(AVout)被穩(wěn)定地 控制在50 mV以下。通過公式計算出來的AVout為40 mV,而通過 PSPICE模擬計算出來的AVout是42 mV。輸出濾波電容電路分析PSPICE模擬電路圖(A)四顆1500 pF電解和一顆10F瓷片并聯(lián)Part m. Inductor CapacitanceEffect on VDSLxDSL傳播速度圖ADSL/ADSL2可選用開關頻率大于1.1MHz的電源穩(wěn)壓器ADSL2+可選用開關頻率大于2.2MHz的電源穩(wěn)壓器VDSL必須減小20MHz以下輸出電壓噪音電感寄生電容影響電感寄生電容影響A電感電流COUT電流OUT負載+ 電流VOUT+ RL電感寄生電容影響電感寄生電容影響在理想狀態(tài)下電感（L）和電容（Cout）將VD諧波全濾掉 VOUT只剩下直流和極小的一次諧波10mVVOUT5mVL10uHC1100uFVI -0V2- 12TD - 100U5 -Lth-ions Vphase TF - 10nsPW - 0