數字電子鐘邏輯電路設計

1、課程設計名稱： 電子技術課程設計 題 目： 數字電子鐘邏輯電路設計 學 期：2012-2013學年第2學期專 業(yè)：電氣工程及其自動化 班 級：11-5 姓 名：吳宇 學 號：1105040518 指導教師：曹媛 遼寧工程技術大學課 程 設 計 成 績 評 定 表評定標準評定指標標準評定合格不合格單元電路及整體設計方案合理性正確性創(chuàng)新性仿真或實踐是否進行仿真或實踐技術指標或性能符合設計要求有完成結果設計報告格式正確內容充實語言流暢標準說明：以上三大項指標中，每大項中有兩小 項或三小項合格，視為總成績合格?？偝煽內掌?013年6月26日課程設計任務書一、設計題目 數字電子鐘邏輯電路設計二、設計任務

2、用中、小規(guī)模集成電路設計一臺能顯示日、時、分、秒的數字電子鐘，要求如下：1. 由晶振電路產生1hz標準秒信號。2. 秒、分為0059六十進制計數器。3. 時為0023二十四進制計數器。4. 周顯示從1日為七進制計數器。5. 可手動校時：能分別進行秒、分、時、日的校時。6. 有整點報時功能。三、設計計劃電子技術課程設計共1周。第1天：查找相關資料；第2天：確定總體方案；第3天：器件選擇；第4天：設計硬件電路；第5天：整理報告。四、設計要求1確定原理方框圖。2畫出整個系統(tǒng)電路原理圖。3對所設計的電路進行分析。4心得體會。指 導 教 師： 曹媛時 間： 2013 年 6月 27 日摘要通過計數器可組

3、成不同進制的計數器，然后經過譯碼器譯碼器驅動即可顯示出所需要的結果。本設計就是運用所學集成電路的工作原理和使用方法，在單元電路的基礎上進行小型數字系統(tǒng)設計的一個數字電子時鐘，可完成0時00分00秒23時59分59秒和周0周7的計時功能。利用晶體振蕩器產生秒脈沖，接著利用74hc161進行進制計算，再經過74ls48譯碼器顯示輸出，并可使用k1、k2、k3、k4實現(xiàn)調整時間的功能，而且還有整點報時功能，最后形成一個功能完善的數字電子鐘。關鍵詞：計數器；譯碼器；數字電子鐘；晶體振蕩器；74hc161；74ls48遼寧工程技術大學電子技術課程設計目錄綜述11 系統(tǒng)原理22 方案設計與分析32.1 時

4、間脈沖產生電路32.2 分頻器電路42.3 時間計數器電路52.4 譯碼驅動及顯示單元電路72.5 校時電路72.6 報時電路83 仿真結果極其分析83.1 仿真93.2 結果分析94 數字電子鐘總電路圖10課程設計體會11參考文獻12- 11 -綜述數字鐘是一種用數字電路技術實現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更更長的使用壽命，因此得到了廣泛的使用。數字鐘從原理上講是一種典型的數字電路，其中包括了組合邏輯電路和時序電路。目前，數字鐘的功能越來越強，并且有多種專門的大規(guī)模集成電路可供選擇。數字鐘適用于自動打鈴、自動廣播，也適用于節(jié)電、節(jié)水及自動

5、控制多路電器設備。它是由數子鐘電路、定時電路、放大執(zhí)行電路、電源電路組成。為了簡化電路結構，數字鐘電路與定時電路之間的連接采用直接譯碼技術。具有電路結構簡單、動作可靠、使用壽命長、更改設定時間容易、制造成本低等優(yōu)點。從有利于學習的角度考慮，這里主要介紹以中小規(guī)模集成電路設計數字鐘的方法。1 系統(tǒng)原理數字鐘實際上是一個對標準頻率（1hz）進行計數的計數電路。由于計數的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的1hz時間信號必須做到準確穩(wěn)定。通常使用石英晶體振蕩器電路構成數字鐘。圖1所示為數字鐘的一般構成框圖1。圖1 系統(tǒng)原理框圖晶體振蕩器電路：晶體振蕩器

6、電路給數字鐘提供一個頻率穩(wěn)定準確的32768hz的方波信號，可保證數字鐘的走時準確及穩(wěn)定。不管是指針式的電子鐘還是數字顯示的電子鐘都使用了晶體振蕩器電路。分頻器電路：分頻器電路將32768hz的高頻方波信號經15次分頻后得到1hz的方波信號供秒計數器進行計數。分頻器實際上也就是計數器。時間計數器電路：時間計數電路由秒個位和秒十位計數器、分個位和分十位計數器及時個位和時十位計數器，還有日個位計數器電路構成。其中秒個位和秒十位計數器、分個位和分十位計數器為60進制計數器，而根據設計要求，時個位和時十位計數器為24進制計數器，日個位計數器為7進制計數器。譯碼驅動電路：譯碼驅動電路將計數器輸出的842

7、1bcd碼轉換為數碼管需要的邏輯狀態(tài)，并且為保證數碼管正常工作提供足夠的工作電流。整點報時電路：一般時鐘都應具備整點報時電路功能,即在時間出現(xiàn)整點時,數字鐘會自動報時,以示提醒.其作用方式是發(fā)出連續(xù)的或有節(jié)奏的音頻聲波,較復雜的也可以是實時語音提示。2 方案設計與分析數字電子鐘邏輯電路由時間脈沖產生電路、分頻器電路、時間計數器電路、譯碼驅動電路、顯示單元電路、校時電路和報時電路組成。2.1 時間脈沖產生電路晶振引腳的內部通常是一個反相器, 或者是奇數個反相器串聯(lián)。在晶振輸出引腳 xo 和晶振輸入引腳 xi 之間用一個電阻連接, 對于cmos 芯片通常是數m 到數十m 歐之間. 很多芯片的引腳內

8、部已經包含了這個電阻, 引腳外部就不用接了。這個電阻是為了使反相器在振蕩初始時處與線性狀態(tài), 反相器就如同一個有很大增益的放大器, 以便于起振。 石英晶體也連接在晶振引腳的輸入和輸出之間, 等效為一個并聯(lián)諧振回路, 振蕩頻率應該是石英晶體的并聯(lián)諧振頻率。 晶體旁邊的兩個電容接地, 實際上就是電容三點式電路的分壓電容, 接地點就是分壓點. 以接地點即分壓點為參考點, 振蕩引腳的輸入和輸出是反相的, 但從并聯(lián)諧振回路即石英晶體兩端來看, 形成一個正反饋以保證電路持續(xù)振蕩。在芯片設計時, 這兩個電容就已經形成了, 一般是兩個的容量相等, 容量大小依工藝和版圖而不同, 但終歸是比較小, 不一定適合很寬

9、的頻率范圍。 外接時大約是數 pf 到數十 pf, 依頻率和石英晶體的特性而定。并且，這兩個電容串聯(lián)的值是并聯(lián)在諧振回路上的, 會影響振蕩頻率. 當兩個電容量相等時, 反饋系數是 0.5, 一般是可以滿足振蕩條件的, 但如果不易起振或振蕩不穩(wěn)定可以減小輸入端對地電容量, 而增加輸出端的值以提高反饋量。石英晶體振蕩電路:采用的32768晶體振蕩電路,其頻率為32768hz,然后再經過15分頻電路可得到標準的1hz的脈沖輸出.r的阻值,對于ttl門電路通常在0.72k之間;對于cmos門則常在10100m之間。本系統(tǒng)中；選取r=10m，選取c1=c2=30pf2。根據設計要求，時間脈沖信號由晶振電

10、路產生，所以方案只有晶振電路，因此用晶體振蕩器組成時間脈沖產生電路作為時間標準信號源。圖2 石英晶體振蕩器2.2 分頻器電路通常，數字鐘的晶體振蕩器輸出頻率較高，為了得到1hz的秒信號輸入，需要對振蕩器的輸出信號進行分頻。通常實現(xiàn)分頻器的電路是計數器電路，一般采用多級2進制計數器來實現(xiàn)。例如，將32768hz的振蕩信號分頻為1hz的分頻倍數為15，即實現(xiàn)該分頻功能的計數器相當于15級2進制計數器。從盡量減少元器件數量的角度來考慮，這里可選多極2進制計數電路cd4060和cd4040來構成分頻電路。cd4060和cd4040在數字集成電路中可實現(xiàn)的分頻次數最高，而且cd4060還包含振蕩電路所需

11、的非門，使用更為方便。方案一：cd4060計數為14級2進制計數器，可以將32768hz的信號分頻為2hz，其內部框圖如圖3所示，從圖中可以看出，cd4060的時鐘輸入端兩個串接的非門，因此可以直接實現(xiàn)振蕩和分頻的功能。圖3 cd4060內部框圖圖4 cd4040內部框圖方案二：cd4040計數器的計數模數為4096，其邏輯框圖如圖4。如將32768 hz信號分頻為1 hz，則需外加一個8分頻計數器，故一般較少使用cd4040來實現(xiàn)分頻。綜上所述，可選擇cd4060同時構成振蕩電路和分頻電路。照圖3，在和之間接入振蕩器外接元件可實現(xiàn)振蕩，并利用時計數電路中多一個2分頻器（后述）可實現(xiàn)15級2分

12、頻，即可得1hz信號，所以方案一更合理。2.3 時間計數器電路由74hc161構成的60進制遞增計數器電路如圖5所示。它是由兩個74hc161級聯(lián)構成的，右邊的74hc161為第一級，脈沖信號從該74hc161的clk端輸入，該74hc161就對輸入的脈沖信號進行加計數，當q3q2q1q0=1010時，通過反饋清零，該74hc161輸出端立即變?yōu)榱?。左邊?4hc161為第二級，在第一級反饋清零的同時，也給了第二級74hc161的clk端一個脈沖信號，第二級就計一次數，當第二級的74hc161的q3q2q1q0=0110時，通過反饋清零，第二級的74hc161輸出端立即變?yōu)榱?。這樣，通過兩個7

13、4hc161級聯(lián)就構成了一個60進制計數器。圖5 由74hc161構成的60進制遞增計數器電路圖由74hc161構成的24進制遞增計數器如圖6所示。它是由兩個74hc161級聯(lián)構成的，右邊的74hc161為第一級，脈沖信號從該74hc161的clk端輸入，該74hc161就對輸入的脈沖信號進行加計數，由于24進制第一級清零不同于60進制那么簡單，60進制只需在q3q2q1q0=1010時反饋清零，而24進制有兩種情況都需清零。第一種和60進制一樣，在q3q2q1q0=1010時反饋清零；第二種則較為復雜一些，這種情況需要和第二級（左邊的74hc161）聯(lián)合起來清零，當第一級的q3q2q1q0=

14、0100且第二級的q3q2q1q0=0011時，它們共同給第一級的74hc161一個清零信號，此時第一級的74hc161輸出端立即變?yōu)榱?。在第一級q3q2q1q0=1010時反饋清零的同時，也給了第二級74hc161的clk端一個脈沖信號，第二級就計一次數，當第二級的74hc161的q3q2q1q0=0011時，通過反饋清零，第二級的74hc161輸出端立即變?yōu)榱?。這樣，通過兩個74hc161級聯(lián)就構成了一個24進制計數器。同理7進制計數器原理同上，如圖7所示3。圖6 由74hc161構成的24進制遞增計數器電路圖圖7由74hc161構成的7進制遞增計數器電路圖2.4 譯碼驅動及顯示單元電路用

15、74ls48作計數器與顯示單元之間的橋接，由74hc161和74ls48還有數碼顯示管構成的時鐘計數顯示電路如圖7所示。它是由4部分組成的，第一、二部分都是為60進制的計數器及數碼管組成的，第三部分是由24進制的計數器和數碼管組成的。第一部分為秒計數部分（最下面2個74hc161及對應的數碼管），第二部分為分計數部分（最中間2個74hc161及對應的數碼管），第三部分為時計數部分（最上面2個74hc161及對應的數碼管）。這三部分之間是通過級聯(lián)起來的，當第一部分計數到60的同時會產生一個“進位信號”，將這個“進位信號”輸送到第二部分，第二部分就計數一次，這樣，第一部分每計數60次，第二部分就計

16、數一次，這就完成了秒與分之間的級聯(lián)。第二部分與第三部分的級聯(lián)是：當第二部分計數到60的同時同樣也會產生一個“進位信號”，會將這個“進位信號”輸送到第三部分，第三部分就計數一次，這樣，第二部分每計數60次，第三部分就計數一次，這就完成了分與時之間的級聯(lián)，同理第四部分周顯也同樣級聯(lián)。這樣一來，就完成了整個日、時、分、秒的級聯(lián)，再加上上層用于橋接的74ls48和各個計數器所對應的數碼管，共同構成了時鐘的計數顯示部分，如圖8所示4。圖8 74ls48譯碼器電路2.5 校時電路校時信號只需當數字鐘暫停時給74hc161輸入一個脈沖信號即可，因此只需直流電源、電阻、電容外加一個開關即可，此方案簡單有效，如

17、圖9所示5。圖9 校時電路觸發(fā)裝置將此電路接入74hc161的脈沖信號輸入端，即可校對該芯片所控制的顯示數碼管的數字。2.6 報時電路利用蜂鳴器、三極管、電阻和電源等簡單元器件即可組成報時電路，這樣組成的電路簡單方便，如圖10所示。圖10 蜂鳴器報時電路3 仿真結果極其分析利用proteus軟件進行整個電路的仿真與調試。3.1 仿真數字電子鐘使用方法：接入電源后，數字鐘顯示為圖11所示。圖11 接通電源后數字鐘狀態(tài)首先按下開關k0，數字鐘開始工作，如圖12所示。圖12 按下開關k0數字中進入工作狀態(tài)若進行校時則先彈起開關k0，然后分別閉合k1、k2、k3、k4即可對秒、分、時和周進行校對，每次

18、按下開關數字增加一次，如圖13所示。圖13 各校時開關工作狀態(tài)當每小時59分59秒時，蜂鳴器均會發(fā)出1秒的蜂鳴聲。3.2 結果分析經過仿真和調試，數字鐘所有器件均正常工作，要求功能均可實現(xiàn)，根據仿真結果可以認定，此次多功能數字鐘的設計是成功的。4 數字電子鐘總電路圖課程設計體會在此次的數字鐘設計過程中，更進一步地熟悉了芯片的結構及掌握了各芯片的工作原理和其具體的使用方法。這學期數電實驗課的考試就是做的數字電子鐘，所以在計數模塊上面有模電、數電實驗的經驗，仔細認真的設計技術模塊后就得出了正確的結果，雖然跟實驗室所用芯片有所區(qū)別，但原理差不多，其實，不同的電路可以實現(xiàn)同樣的功能，而且應該用最簡單，最經濟，最實用的電路。當然這個不一定所有條件都符合，找到一個最大限度滿足各種條件的方案是我的目標。這次課程設計是一次難得的鍛煉機會，讓自己能夠充分利用所學過的理論知識和想象力，另外還是自己掌握了查找芯片資料的方法，以及鍛煉了自己處理分析電路，設計電路的能力。我相信這是對自己的一個很好的鍛煉。平時在學習理論知識的時候，我們應該更注重實踐，應付考試有應付考試的方法。這次的