實(shí)驗(yàn)六Verilog設(shè)計(jì)分頻器計(jì)數(shù)器電路答案之歐陽(yáng)家百創(chuàng)編

1、歐陽(yáng)家百創(chuàng)編實(shí)驗(yàn)六Verilog設(shè)計(jì)分頻器/計(jì)數(shù)器電路歐陽(yáng)家百（2021.03.07）、實(shí)驗(yàn)?zāi)康?、進(jìn)一步掌握最基本時(shí)序電路的實(shí)現(xiàn)方法；2、學(xué)習(xí)分頻器/計(jì)數(shù)器時(shí)序電路程序的編寫(xiě)方法；3、進(jìn)一步學(xué)習(xí)同步和異步時(shí)序電路程序的編寫(xiě)方法。二.實(shí)驗(yàn)內(nèi)容1、用Verilog設(shè)計(jì)一個(gè)10分頻的分頻器，要求輸入為clock （上升 沿有效）,reset （低電平復(fù)位）,輸出clockout為4個(gè)clock周期 的低電平，4個(gè)clock周期的高電平），文件命名為fenpinqil0.vo2、用Verilog設(shè)計(jì)一異步清零的十進(jìn)制加法計(jì)數(shù)器，要求輸入為 時(shí)鐘端CLK （上升沿）和異步清除端CLR （高電平復(fù)位），

2、輸出 為進(jìn)位端C和4位計(jì)數(shù)輸出端Q,文件命名為couterl0.vo3、用Verilog設(shè)計(jì)8位同步二進(jìn)制加減法計(jì)數(shù)器，輸入為時(shí)鐘端 CLK （上升沿有效）和異步清除端CLR （低電平有效），加減控 制端UPDOWN,當(dāng)UPDOWN為1時(shí)執(zhí)行加法計(jì)數(shù)，為0時(shí)執(zhí)行 減法計(jì)數(shù)；輸出為進(jìn)位端C和8位計(jì)數(shù)輸出端Q,文件命名為 couter8.vo4、用VERILOG設(shè)計(jì)一可變模數(shù)計(jì)數(shù)器，設(shè)計(jì)要求：令輸入信號(hào)Ml和M0控制計(jì)數(shù)模，當(dāng)M1MO=OO時(shí)為模18加法計(jì)數(shù)器；歐陽(yáng)家百創(chuàng)編歐陽(yáng)家百創(chuàng)編M1MO=O1時(shí)為模4加法計(jì)數(shù)器；當(dāng)M1MO=10時(shí)為模12加法計(jì)數(shù) 器；M1MO=11時(shí)為模6加法計(jì)數(shù)器，輸入c

3、lk升沿有效，文件 命名為mcout5.v。5、VerilogHDL設(shè)計(jì)有時(shí)鐘時(shí)能的兩位十進(jìn)制計(jì)數(shù)器，有時(shí)鐘使能 的兩位十進(jìn)制計(jì)數(shù)器的元件符號(hào)如圖所示，CLK是時(shí)鐘輸入端， 上升沿有效；ENA是時(shí)鐘使能控制輸入端，高電平有效，當(dāng) ENA=1時(shí)，時(shí)鐘CLK才能輸入；CLR是復(fù)位輸入端，高電平有 效，異步清零；Q3.O是計(jì)數(shù)器低4位狀態(tài)輸出端，Q7.O是高4 位狀態(tài)輸出端；COUT杲逬位輸出端。三.實(shí)驗(yàn)步驟實(shí)驗(yàn)一：分頻器1、建立工程2、創(chuàng)建Verilog HDL文件3、輸入10分頻器程序代碼并保存4、進(jìn)行綜合編譯5、新建波形文件6、導(dǎo)入引腳7、設(shè)置信號(hào)源并保存8、生成網(wǎng)表9、功能仿真如仿真結(jié)果分析

4、由仿真結(jié)果可以看出clockout輸出5個(gè)clock周期的低電平和5 個(gè)clock的高電平達(dá)到10分頻的效果，設(shè)計(jì)正確。歐陽(yáng)家百創(chuàng)編歐陽(yáng)家百創(chuàng)編實(shí)驗(yàn)二：十進(jìn)制加法計(jì)數(shù)器（異步清零）1、建立工程2、創(chuàng)建Verilog HDL文件3、輸入加法計(jì)數(shù)器代碼并保存4、進(jìn)行綜合編譯5、新建波形文件6、導(dǎo)入引腳7、設(shè)置信號(hào)源并保存8、生成網(wǎng)表9、功能仿真10、仿真結(jié)果分析由仿真結(jié)果可以看出異步清除端CLR高電平時(shí)，輸出Q清零，CLR低電平則Q進(jìn)行1到9的計(jì)數(shù)，超過(guò)9進(jìn)位端C為1 , Q 從0開(kāi)始重新計(jì)數(shù)如此循環(huán)。因此設(shè)計(jì)正確。實(shí)驗(yàn)三：8位同步二進(jìn)制加減計(jì)數(shù)器1、建立工程2、創(chuàng)建Verilog HDL文件輸入

5、同步8位加減法計(jì)數(shù)器程序代碼并保存4、進(jìn)行綜合編譯5、新建波形文件6、導(dǎo)入引腳7、設(shè)置信號(hào)源并保存8、生成網(wǎng)表9、功能仿真10、仿真結(jié)果分析由仿真波形圖可以看出當(dāng)時(shí)鐘clock的上升沿到來(lái)時(shí)，clr為低 電平時(shí)清零，實(shí)現(xiàn)同步復(fù)位。當(dāng)updown為低電平時(shí)，計(jì)數(shù)器 做減法操作；當(dāng)updown為低電平時(shí)，計(jì)數(shù)器做加法操作。所 以設(shè)計(jì)正確。實(shí)驗(yàn)四：可變模數(shù)計(jì)數(shù)器1、建立工程2、創(chuàng)建Verilog HDL文件沢輸入可變模數(shù)計(jì)數(shù)器程序代碼并保存module mcout5_ljj (M1 ,M0,CLK,out,c,CLR);input Ml,MO,CLK,CLR;output c;output5:0ou

6、t;regc;reg5:0M,N;reg5:0out;always (posedge CLK or posedge CLR)beginif (CLR)beginout=0;N=0;elsebeginN=M;case( Ml,MO)bOO:M=18;bOl:M=4;blO:M=12;bll:M=6;endcaseif(N=M)beginif(out=(M-l) begin out=0;c=c; endelsebeginout=out+l;endelsebeginout=0;c=0;endendendendmodule4、進(jìn)行綜合編譯5、新建波形文件6、導(dǎo)入引腳7、功能仿真11仿真結(jié)果分析此時(shí)為模

7、18的加法計(jì)數(shù)器此時(shí)為模4加法計(jì)數(shù)器此時(shí)為模12加法計(jì)數(shù)器此時(shí)為模6加法計(jì)數(shù)器當(dāng)M1MO=OO時(shí)波形圖,當(dāng)M1MO=O 1時(shí)波形圖,當(dāng)M1MO=10時(shí)波形圖,當(dāng)M1MO=O 1時(shí)波形圖,實(shí)驗(yàn)五：2位十逬制計(jì)數(shù)器1、建立工程2、創(chuàng)建Verilog HDL文件3、輸入2位十進(jìn)制計(jì)數(shù)器程序代碼并保存module counter8 (clk,clr,ena,cout,ql,qh); input clk,clr,ena;output cout;output3:0 ql,qh;reg3:0qh,ql;reg cout;always (posedge elk or posedge clr)beginif(clr)beginqh=0;ql=0;cout=0;endelse if(ena)beginql=ql+l;if(ql=bl010)beginqlv=O;qhv=qh+l;if(qh=bl010)beginqh=0;cout=-cou