EDA課程設(shè)計(jì)-搶答器

1、燕山大學(xué)課程設(shè)計(jì)說明書題目搶答器學(xué)院（系）電氣工程學(xué)院年級專業(yè):08級電氣工程及其自動(dòng)化學(xué) 號: 學(xué)生姓名: 指導(dǎo)教師:教師職稱:實(shí)驗(yàn)師燕山大學(xué)課程設(shè)計(jì)說明書燕山大學(xué)課程設(shè)計(jì)（論文）任務(wù)書共19頁第21頁院（系）：電氣工程學(xué)院基層教學(xué)單位：電子實(shí)驗(yàn)中心學(xué)生姓名專業(yè)（班級）08應(yīng)電4班設(shè)計(jì)題目搶答器設(shè) 計(jì) 技 術(shù) 參 數(shù)設(shè)計(jì)要求1.工 作 計(jì) 劃2.3.4.5.6.了解EDA的基本知識，學(xué)習(xí)使用軟件Max+ Plusll，下發(fā)任務(wù)書，開始電路設(shè)計(jì)；學(xué)習(xí)Verilog HDL語言，用Verilog HDL進(jìn)行程序設(shè)計(jì)學(xué)習(xí)使用實(shí)驗(yàn)箱，繼續(xù)電路設(shè)計(jì)；完成電路設(shè)計(jì)；編程下載、連接電路、調(diào)試和驗(yàn)收； 答辯

2、并書寫任務(wù)書。五人參賽，每人一個(gè)按鈕；主持人一個(gè)按鈕，按下開始，具有復(fù)位功能;搶中者對應(yīng)的指示燈亮；顯示搶中者序號；有人搶答時(shí)，蜂鳴 2S。用撥碼開關(guān)設(shè)定主持人及參賽者按鈕；用紅色信號指示燈組 L1-L5表示對應(yīng)參賽者指示燈; 用點(diǎn)陣顯示搶中者序號。學(xué)會使用Max+ Plusll軟件、Verilog HDL語言和實(shí)驗(yàn)箱;獨(dú)立完成電路設(shè)計(jì)，編程下載、連接電路和調(diào)試;參加答辯并書寫任務(wù)書。參 考 資 料指導(dǎo)教師簽字基層教學(xué)單位主任簽字?jǐn)?shù)字電子技術(shù)基礎(chǔ).閻石主編.高等教育出版社.EDA課程設(shè)計(jì)A指導(dǎo)書.鄭兆兆等編.說明：此表一式四份，學(xué)生、指導(dǎo)教師、基層教學(xué)單位、系部各一份。2011年1月13日第一

3、章設(shè)計(jì)說明1.1設(shè)計(jì)思路1.2模塊介紹第二章第三章VerilogHDL設(shè)計(jì)源程序波形仿真圖 第四章管腳鎖定及硬件連線第五章總結(jié)參考文獻(xiàn)13161718第一章設(shè)計(jì)說明1.1設(shè)計(jì)思路本次EDA課程設(shè)計(jì)的題目是搶答器。要求實(shí)現(xiàn)5人搶答功能；有人搶答時(shí)蜂鳴 2S;用L1-L5表示對應(yīng)參賽者指示燈；用點(diǎn)陣顯示搶中者序號。根據(jù)任務(wù)書的要求，當(dāng)有第一個(gè)搶答信號時(shí)，將對應(yīng)的端口置為高電平，同時(shí)產(chǎn)生L1-L5，同時(shí)作為蜂鳴鎖定信號將其余搶答者的信號屏蔽，端口連接紅色信號指示燈組器和點(diǎn)陣的輸入信號。 當(dāng)主持人復(fù)位按鈕按下時(shí)，將所有端口置零，即可開始下次搶答。當(dāng)輸出端口 q1至q5有信號，即有人搶答時(shí)，給蜂鳴器高電

4、平使其發(fā)聲，同時(shí)利用RA 和 ROW。對elk的分頻控制延時(shí)，延時(shí)結(jié)束給蜂鳴器低電平。點(diǎn)陣模塊根據(jù)輸入的 q1至q5信號，依次產(chǎn)生對應(yīng)的點(diǎn)陣控制信號本次設(shè)計(jì)包括 elk， k1， k2, k3， k4，k5，reset 六個(gè)輸入和 q1，q2, q3, q4, q5.RA ROW flag八個(gè)輸出。其中 RA ROW八位，7為高位，0為低位。q1至q5與紅色信號指示燈組 L1-L5相連；RA、ROW與點(diǎn)陣的控制端 RA ROW相連；flag與SPKER相連。1.2模塊介紹本次課程設(shè)計(jì)的模塊包括搶答部分、點(diǎn)陣顯示部分和蜂鳴器部分。搶答部分利用always塊對每個(gè)clk的上升沿敏感，利用外層的if

5、語句判斷主持人按鈕reset是否按下，若沒有按下進(jìn)入內(nèi)層if語句，對5個(gè)搶答者的信號依次進(jìn)行判定并產(chǎn)生輸出信號q1至q5及鎖定信號lock。理論上可分辨時(shí)間相差0.001秒的搶答信號，對于實(shí)際應(yīng)用來說已經(jīng)夠用了，提高clk頻率可以進(jìn)一步提高分辨率。點(diǎn)陣顯示部分采用if循環(huán)，控制在每個(gè) clk的上升沿計(jì)數(shù)值加1,構(gòu)成八進(jìn)制計(jì)數(shù)器，得到點(diǎn)陣的掃描信號;if語句嵌套case語句將搶答者情況羅列出來，對ROW、RA依次進(jìn)行賦值。蜂鳴器部分在每個(gè)clk的上升沿判斷是否有人搶答，若有信號轉(zhuǎn)入循環(huán)延時(shí)，同時(shí)蜂鳴器開始發(fā)聲，對 1KHZ的clk進(jìn)行分頻，延時(shí)結(jié)束后，蜂鳴器無聲。第2章Verilog HDL設(shè)計(jì)

6、源程序頂層模塊:module qia ngdaqi(clk,k1,k2,k3,k4,k5,reset,q1,q2,q3,q4,q5,RA,ROW,flag);input clk,k1,k2,k3,k4,k5,reset;out put q1,q2,q3,q4,q5,flag;out put7:0 RA,ROW;qiangda u1(.clk(clk),.k1(k1),.k2(k2),.k3(k3),.k4(k4),.k5(k5),reset(reset),.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5);dia nzhen u2(.clk(clk),.q1(q1)

7、,.q2(q2),.q3(q3),.q4(q4),.q5(q5),.RA(RA),.ROW(ROW);bee u3(.q1(q1),.q2(q2),.q3(q3),.q4(q4),.q5(q5),.clk(clk),.flag(flag);en dmodule搶答模塊:module qia ngda(clk,k1,k2,k3,k4,k5,reset,q1,q2,q3,q4,q5);input clk,k1,k2,k3,k4,k5,reset;out put q1,q2,q3,q4,q5;reg q1,q2,q3,q4,q5,lock;always (po sedge clk or po sed

8、ge reset)beginif(reset)/判斷主持人是否復(fù)位beginlock=0;q1=0;q2=0;q3=0;q4=0;q5=0;endelsebeginif(k1=1 &lock=0) /1號選手搶答begin q1=1;lock=1;endelse if(k2=1 &lock=0)2號選手搶答begin q2=1;lock=1;endelse if(k3=1 &I ock=0)113號選手搶答begin q3=1;lock=1;endelse if(k4=1 &I ock=0)/4號選手搶答begin q4=1;lock=1;end號選手搶答else if(k5=1 &I ock

9、=0)/5beginq5=1;lock=1;endendend en dmodule點(diǎn)陣模塊:module dia nzhe n(clk,q1,q2,q3,q4,q5,RA,ROW);input Clk,q1,q2,q3,q4,q5;out put7:0 RA,ROW;reg7:0 RA,ROW,cou nt;always (po sedge clk)begincoun t=co un t+1;/循環(huán)，提供掃描控制信號if(co un t=9)coun t=1;if(q1)/控制點(diǎn)陣顯示“ 1”beg incase(co unt)1:begi n ROW=hfe;RA=h08; end 2:b

10、egi n ROW=hfd;RA=h18; end 3:begi n ROW=hfb;RA=h38; end 4:begi n ROW=hf7;RA=h18; end 5:begi n ROW=hef;RA=h18; end 6:begi n ROW=hdf;RA=h18; end 7:begi n ROW=hbf;RA=h18; end 8:beg in ROW=h7f;RA=h3c; endendcase endelse if(q2)/控制點(diǎn)陣顯示“ 2 ”begin case(co unt)1:beg in ROW=hfe;RA=h3c; end2:begi n ROW=hfd;RA=h

11、04; end3:begi n ROW=hfb;RA=h04; end4:begi n ROW=hf7;RA=h3c; end5:begi n ROW=hef;RA=h2O; end6:begi n ROW=hdf;RA=h2O; end7:begi n ROW=hbf;RA=h2O; end8:beg in ROW=h7f;RA=h3c; end endcaseendelse if(q3)/控制點(diǎn)陣顯示“ 3”beg in case(co unt)1:beg in R0W=hfe;RA=h3c; end2:begi n ROW=hfd;RA=h04; end3:begi n ROW=hfb;

12、RA=hO4; end4:begi n ROW=hf7;RA=h3c; end5:begi n ROW=hef;RA=hO4; end6:begi n ROW=hdf;RA=hO4; end7:begi n ROW=hbf;RA=hO4; end8:beg in ROW=h7f;RA=h3c; end endcaseend begin case(co unt)else if(q4)/控制點(diǎn)陣顯示“ 4”1:begi n ROW=hfe;RA=hO8; end2:begi n ROW=hfd;RA=h18; end3:begi n ROW=hfb;RA=h38; end4:begi n ROW=

13、hf7;RA=h58; end5:begi n ROW=hef;RA=hfe; end6:begi n ROW=hdf;RA=h18; end7:begi n R0W=hbf;RA=h18; end8:beg in ROW=h7f;RA=h3c; end endcaseendelse if(q5)/控制點(diǎn)陣顯示“ 5”beg in case(co unt)1:beg in ROW=hfe;RA=h7c; end2:begi n ROW=hfd;RA=h4O; end3:begi n ROW=hfb;RA=h4O; end4:begi n ROW=hf7;RA=h7c; end5:begi n

14、ROW=hef;RA=hO4; end6:begi n ROW=hdf;RA=hO4; end7:begi n ROW=hbf;RA=hO4; end8:beg in ROW=h7f;RA=h7c; end endcaseend beg in case(co unt)else/無人搶答或復(fù)位后，點(diǎn)陣無顯示1:begi n ROW=hfe;RA=hOO; end2:begi n ROW=hfd;RA=hOO; end3:begi n ROW=hfb;RA=hOO; end4:begi n ROW=hf7;RA=hOO; end5:begi n ROW=hef;RA=hOO; end6:begi

15、n ROW=hdf;RA=hOO; end7:begi n ROW=hbf;RA=hOO; end8:begi n ROW=h7f;RA=hOO; end endcase endenden dmodule蜂鳴器模塊:module bee(q1,q2,q3,q4,q5,clk,flag);input q1,q2,q3,q4,q5,clk;out put flag;reg flag;reg15:0 x1;always (po sedge clk)beginif(q1|q2|q3|q4|q5)&(x1-k3D111k1D1elkD了UL U L U U U U m U U U-J UTJ-LTU寄

16、RriW7 fi(nnSirX.F 嘰用;R；XdT 目 FIfeX 帀靠晡 KEFKUnrVr盯日 RA7.D1H 00-QOq50ii* qd0q3Dq?nJ1-f qi0flagc-rL此波形對應(yīng)先搶答者為 2號選手。Mairiu-佗qpt*- k4*- k1 elkRcwiy.njRA7 Df-tr -c* ql：t呵# IlaQ000HI ULHim0uG0unbUU.Otis I.Oue1.6US 2LILK二 SueJ.LLis J.&u 匸FJTRTLnnrLTLmirLnHTiJLnKrLmL-.此波形對應(yīng)先搶答者為 3號選手?？趓es elA馬k4k2klelkP ROW-

17、O同 HA?.U|-er q5YT q4-I q3Q q2-ta q1tEV Haq0HFDH ia0LI0500.3ns10_J IL2.5U530u53.5lsjurLTimuTinju u uu uu u l曠作xm問冋1* 療何阿阿臥冋帀冋回百廠此波形對應(yīng)先搶答者為 4號選手。13Maw：V TO setkSb ktE elk Few fl尋 RA7 .0-af q5P q4q?qG-O q1-t#恤此波形對應(yīng)先搶答者為 5號選手。第四章管腳鎖定及硬件連線管腳鎖定情況如下:INPU T/OUT PUT端口名稱管腳號INPU T/OUT PUT端口名稱管腳號INPUTclkPin 83O

18、UTPUTflagPin 38INPUTk1Pin 39OUTPUTq1Pin 75INPUTk2Pin 40OUTPUTq2Pin 85INPUTk3Pin 41OUTPUTq3Pin 87INPUTk4Pin 44OUTPUTq4Pin 89INPUTk5Pin 45OUTPUTq5Pin 92INPUTresetPin 53OUTPUTRA0Pin 173OUTPUTROW0Pin 174OUTPUTRA1Pin 175OUTPUTROW1Pin 176OUTPUTRA2Pin 177OUTPUTROW2Pin 179OUTPUTRA3Pin 187OUTPUTROW3Pin 189OU

19、TPUTRA4Pin 190OUTPUTROW4Pin 191OUTPUTRA5Pin 192OUTPUTROW5Pin 193OUTPUTRA6Pin 195OUTPUTROW6Pin 196OUTPUTRA7Pin 197OUTPUTROW7Pin 198硬件連線情況如下:Pin83 連接至箱上中頻組 11 號端作為 elk ； Pin 173、175、177、187、190、192、195、197分別作為RA0- RA7連接至箱上點(diǎn)陣顯示信號接線組“COL1_8R(T)” ； Pin174、176、179、189、191、193、196、198分別作為 ROW7連接至箱上點(diǎn)陣顯示信號接線組“ ROW1_8(T”。其余輸入/輸出芯片內(nèi)部都有定義，無須連線。第五章總結(jié)可以說，是這次 EDA課程設(shè)計(jì)把我領(lǐng)進(jìn)了 EDA的大門。以前自己對 EDA的理解僅限Max+ Plus n軟件，初步掌握于利用Protel等軟件做出PCB版的傳統(tǒng)方法；通過這次課程設(shè)計(jì)，我接觸了一種全新的EDA方法，讓我受益匪淺。我在這次課程設(shè)計(jì)里學(xué)會了使用了 Verilog H