EDA實(shí)驗(yàn)報(bào)告三(3-8譯碼器的設(shè)計(jì))(共7頁(yè))

1、實(shí)驗(yàn)三：3-8譯碼器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?1、學(xué)習(xí)Quartus II 7.2軟件設(shè)計(jì)平臺(tái)。 2、了解EDA的設(shè)計(jì)過(guò)程。 3、通過(guò)實(shí)例，學(xué)習(xí)和掌握Quartus II 7.2平臺(tái)下的文本輸入法。4、學(xué)習(xí)和掌握3-8譯碼器的工作和設(shè)計(jì)原理。5、初步掌握該實(shí)驗(yàn)的軟件仿真過(guò)程。二、實(shí)驗(yàn)儀器PC機(jī)，操作系統(tǒng)為Windows7/XP，本課程所用系統(tǒng)均為WindowsXP（下同），Quartus II 7.2設(shè)計(jì)平臺(tái)。3、 實(shí)驗(yàn)步驟1、 創(chuàng)建工程，在File菜單中選擇New Project Wizard，彈出對(duì)話框 如下圖所示 在這個(gè)窗口中第一行為工程保存路徑，第二行為工程名，第三行為頂層文件實(shí)體名，和工程

2、名一樣。 2、新建設(shè)計(jì)文本文件，在file中選擇new，出現(xiàn)如下對(duì)話框： 選擇VHDL File 點(diǎn)擊OK。 3、文本輸入，在文本中輸入如下程序代碼：library ieee;use ieee.std_logic_1164.all;entity variable_decoder isport(A:in STD_LOGIC; B:in STD_LOGIC; C:in STD_LOGIC; Y:out STD_LOGIC_VECTOR(7 downto 0);end variable_decoder;architecture rtl of variable_decoder isbegin proc

3、ess(A,B,C) variable COMB:std_logic_vector(2 downto 0);begin COMB:=C&B&A; case COMB is when 000=YYYYYYYYYSet as Top-level EntityCtrl+Shift+J接下來(lái)進(jìn)行編譯，點(diǎn)擊processing-Start Compilation ，見下圖 5、仿真驗(yàn)證，打開波形編輯器，新建一個(gè)波形仿真文件，如下圖： 然后選擇菜單“View” “Utility”“Node Finder”出現(xiàn)如下對(duì)話框，在“Filter”中選擇“Pins：all”，再點(diǎn)擊“List”即在下邊的“Node Found”框中出現(xiàn)本設(shè)計(jì)項(xiàng)目中所有端口引腳列表，并逐個(gè)拖到波形編輯器的窗口中。 接下來(lái)編輯輸入信號(hào)波形，然后將編輯好的信號(hào)波形保存，點(diǎn)擊波形仿真，仿真結(jié)果如下圖所示： 6選擇菜單“Tools” “Netlist Viewers”“RTL viewer”得到如下電路圖：7、引腳分配（1）選擇菜單“Assignments” “Pins”命令，在分配編輯器的“Category”列表“Location pin”，出現(xiàn)如圖引腳分配界面：（2）引腳鎖定的器件平面視圖：4 小結(jié)通過(guò)這次上機(jī)，在quartus軟件平臺(tái)上對(duì)3-8譯碼器代碼實(shí)現(xiàn)