第五章中央處理器2-1

1、1第五章 中央處理器5.1 CPU的功能和組成CPU:計算機自動完成取出指令取出指令和執(zhí)行指令執(zhí)行指令的任務部件稱為中央處理器中央處理器.通常簡稱CPU。2CPU的功能 指令控制指令控制 操作控制操作控制 時間控制時間控制 數(shù)據(jù)加工數(shù)據(jù)加工35.1.2 CPU的基本組成傳統(tǒng)CPU 運算器 控制器現(xiàn)代CPU 運算器 控制器 cache4圖5.1 CPU模型5控制器控制器組成 指令計數(shù)器 指令譯碼器 時序產(chǎn)生器 操作控制器6功能（1）從內(nèi)存中取出一條指令， 指出下一條指令在內(nèi)存中的位置；（2）對指令進行譯碼或測試， 產(chǎn)生相應的操作控制信號。（3）指揮并控制CPU、內(nèi)存 和輸入/出設備之間數(shù)據(jù)流動方

2、向。7（控制器補充內(nèi)容）DATA在CPU中的流動二.微型計算機的體系結構并行接口 串行接口 定時/計數(shù)中斷控制器CPUCPU定時電路接口接口ROMRAMI/O接口輸出設備輸入設備DMA地址總線數(shù)據(jù)總線控制總線8（控制器補充內(nèi)容）說明:一.總線 1.內(nèi)總線:單機內(nèi)各部件之間通信總線. 2.外總線:多機之間.微機與受控對象和其他設備進行通行總線.二.采用技術 1.堆棧技術堆棧 存在于主存中子底向下,子頂向上的內(nèi)存區(qū)域:.工作原則 ： 后進先出后進先出92.中斷技術 使CPU處于主動狀態(tài)下與外部交換信息.3.DMA技術 使I/O設備與M直接交換信息,無須CPU干預.4.多寄存器結構 使執(zhí)行指令時間縮

3、短,提高運行速度5.流水線技術 多個部件并行操作.地址流水線操作. （控制器補充內(nèi)容）10微型計算機工作流程1.取指令 2.取源操作數(shù) 3.取目的操作數(shù) 4.執(zhí)行指令取指令PC+1譯碼送地址 AR取出地址送操作數(shù)執(zhí)行操作取下一條指令PC+1開始取指令階段執(zhí)行指令階段一個CPU周期一個CPU周期一個CPU周期 一個CPU周期（控制器補充內(nèi)容）111.取指令階段程序已裝入內(nèi)存中,此階段內(nèi),CPU的動作如下: (1).程序計數(shù)器PC的內(nèi)容(8進制)被裝入地址寄存器AR. (2).程序計數(shù)器PC的內(nèi)容加1,為取下一條指令做準備. (3).地址寄存器的內(nèi)容被放到地址總線上. (4).所選寄存器單元21的

4、內(nèi)容經(jīng)過數(shù)據(jù)總線, 傳送到數(shù)據(jù)緩沖寄存器DR. (5).緩沖寄存器內(nèi)容傳送到指令寄存器IR. (6).指令寄存器中的操作碼被譯碼或測試. (7).CPU識別指令ADD,至此,取指令階段結束. 12操作控制器時序產(chǎn)生器指令譯碼器000 022000 021 ALU執(zhí)行指令控制時鐘狀態(tài)反饋 ADD 30 ADD A 30 地址內(nèi)容存儲器21ADD A 30緩沖寄存器 DR000 000 指令寄存器IR程序計數(shù)器 PC地址寄存器 AR(1)(2)+1累加器A（3）（4）地址總線ABUS數(shù)據(jù)總線DBUS（5）30000 006圖1132.取源操作數(shù) 第二個CPU周期主要完成送取源作數(shù)送取源作數(shù). (1

5、).將指令寄存器IR中地址碼部分(30)送入地址寄 存器. (2).地址寄存器的內(nèi)容被放到地址總線上. (3).存儲器地址30中內(nèi)容經(jīng)數(shù)據(jù)線上送到緩沖寄存 器DR中. (4).將緩沖寄存器DR內(nèi)容送到ALU中.14操作控制器時序產(chǎn)生器指令譯碼器000 022000 030 ALU時鐘狀態(tài)反饋 ADD A 30 006 地址內(nèi)容存儲器21 ADD 30緩沖寄存器 DR000 000 指令寄存器IR程序計數(shù)器 PC地址寄存器 AR累加器A數(shù)據(jù)總線DBUS(6)(7)(8)(9)30 000 006圖2153.取目的操作數(shù)第三個CPU周期主要完成送取目的操作數(shù)目的操作數(shù)的工作.(1).將指令寄存器I

6、R中地址碼部分(A)送入緩沖寄存器DR中.(2).緩沖寄存器DR內(nèi)容（地址）指向累加器 A. 16操作控制器時序產(chǎn)生器指令譯碼器000 022000 030 ALU時鐘狀態(tài)反饋 ADD A 30 A地址 地址內(nèi)容存儲器21 ADD 30緩沖寄存器 DR000 000 指令寄存器IR程序計數(shù)器 PC地址寄存器 AR累加器A圖片3174.執(zhí)行指令 第四個CPU周期加操作: 微程序控制器發(fā)出讀操作命令將累加器A內(nèi)容與ALU另一端操作數(shù)(6)經(jīng)ALU相加.產(chǎn)生0+6=6. 這個結果放回累加器,替換了累加器中原先的數(shù). 程序計數(shù)器 PC值加1.18操作控制器時序產(chǎn)生器指令譯碼器000 023000 03

7、0 ALU時鐘狀態(tài)反饋 ADD A 30 30 地址內(nèi)容存儲器21 ADD 30緩沖寄存器 DR000 000 指令寄存器IR程序計數(shù)器 PC地址寄存器 AR累加器A圖片4(12)(13)(14)+130 000 00619運算器組成 算術邏輯單元（ALU） 累加寄存器 數(shù)據(jù)緩沖寄存器 狀態(tài)條件寄存器()20功能： (1)執(zhí)行所有的算術運算； (2)執(zhí)行所有的邏輯運算， 并進行邏輯測試。215.1.3 CPU的主要寄存器 分類： （1）指令寄存器（IR）； （2）程序計數(shù)器（PC）； （3）地址寄存器（AR）； （4）緩沖寄存器（DR）； （5）累加寄存器（AC）； （6）狀態(tài)條件寄存器（PS

8、W）。221.數(shù)據(jù)緩沖寄沖器（DR）作用：(1)作為CPU和內(nèi)存、外部設備之間信息傳送的中轉站；(2)補償CPU和內(nèi)存，外圍設備之間在操作速度上的差別；(3)在單累加器結構的運算器中，數(shù)據(jù)緩沖寄存器還可兼作為操作數(shù)寄存器。232.指令寄存器（IR）作用 保存當前正在執(zhí)行的一條指令 指令寄存器的輸出作為指令譯碼器的輸入指令譯碼器 對操作碼進行測試，識別所要求的操作24 3程序計數(shù)器(PC)指令計數(shù)器作 用 保存將要執(zhí)行的指令的地址。254地址寄存器（AR）作用 保存當前CPU防問內(nèi)存單元的地址。26 5累加寄存器（AC）作用：暫存ALU運算的中間結果信息。6.狀態(tài)條件寄存器(psw)作用：保存由

9、算術指令和邏輯指令運行和測試的結果建立的各種條件碼內(nèi)容。保存中斷和系統(tǒng)工作狀態(tài)等信息275.1.4 操作控制器與時序產(chǎn)生器數(shù)據(jù)通路： 寄存器間傳送信息的通路。操作控制器： 在各寄存器間建立數(shù)據(jù)通路。28三種操作控制器硬布線控制器微程序控制器組合控制器時序產(chǎn)生器 對各種操作實施時間上的控制。29 5.2.1 5.2.1 指令周期的基本概念指令周期的基本概念5.2 指令周期30指令周期時間：取出并執(zhí)行一條指令的時間。CPU周期: 又稱機器周期,指CPU從內(nèi)存中取出一個機器字所 需要的最短時間,通常由若干個時鐘周期組成. 時鐘周期: 又稱T T周期周期,是計算機的節(jié)拍周期,是計算機中處理操作最基本的

10、時間單位.31指令周期、CPU周期、時鐘周期三者間關系T1T2T3T4T1T2T3T4CPU周期CPU周期指令周期325.2.2 CLA指令的指令周期CLA的功能: p158 把累加器AC的內(nèi)容清零內(nèi)容清零 是一個非訪問內(nèi)存的指令非訪問內(nèi)存的指令該指令共需要2 2個個CPUCPU周期周期 一次一次內(nèi)存取指令1個個CPUCPU周期周期 一次執(zhí)行一次執(zhí)行該指令1個個CPUCPU周期周期33CLA指令的指令周期34取指階段取指階段的工作: PC =20 ARPC+1 PC =21(AR)地址總線 讀操作，(AR) DRDR IR IR譯碼器 譯碼,識別是CLA指令35執(zhí)行指令階段執(zhí)行階段的工作: 操

11、作控制器送清0 控制信號去ALU ALU響應該清0信號, 將AC清036 5.2.3 ADD指令的指令周期ADD 指令 需要訪問二次內(nèi)存 該指令共 需要3個CPU周期 取指周期一個CPU周期 執(zhí)行兩個CPU周期37取指令階段執(zhí)行指令階段圖5.7 ADD指令的指令周期38指令指令 ADD 30ADD 30取指周期完成的任務取指周期完成的任務取指階段的工作取指階段的工作: : PC =21 PC =21 AR ARPC+1 PC+1 PC =22 PC =22(AR) (AR) 地址總線地址總線 讀操作，讀操作，(AR) AR) DR DRDR DR IR IR IR IR 譯碼器譯碼器 譯碼譯碼

12、, ,識別是識別是ADD 30ADD 30指指令令39(4)執(zhí)行周期第一個CPU周期的任務送操作數(shù)地址送操作數(shù)地址 IR的地址部分的地址部分 DBUSDBUS AR40(5)ADD 30 執(zhí)行階段第二個執(zhí)行階段第二個CPU周期的任務周期的任務兩數(shù)相加并送結果去兩數(shù)相加并送結果去AC AC (AR) (AR) ABUS ABUS 讀讀, (30) , (30) DBUS DBUS DRDR(AC) + (DR) (AC) + (DR) ACAC41 (2)(2)需要訪問二次內(nèi)存需要訪問二次內(nèi)存, , 該該 指令共指令共 需要需要3 3個個CPUCPU周期，周期， 其中取其中取 指周期一個指周期一

13、個CPUCPU周周 期，執(zhí)行兩個期，執(zhí)行兩個CPUCPU周期周期5.2.4 STA 指令的指令周期(1)(1)STA 40 STA 40 的功能的功能 （ACAC） （4040）42執(zhí)行STA 40的第一個CPU周期的任務送操作數(shù)地址送操作數(shù)地址 IRIR的地址部分的地址部分 DBUSDBUSDBUS DBUS AR AR43執(zhí)行STA 40的第二個CPU周期的任務存儲結果: (AC) DR (AR) ABUS(DR) DBUS DBUS 內(nèi)存寫操作完成,將6寫到了40號內(nèi)存單元445.2.5 NOP指令和JMP 指令的指令周期(1)JMP 21的功能 改變程序原來的執(zhí)行順序，將改變程序原來的

14、執(zhí)行順序，將PCPC的內(nèi)容由的內(nèi)容由25 25 21 21(2)是非訪問內(nèi)存指令455.2.6. 用方框圖語言表示指令周期方框圖語言表示一條指令的指令周期一個方框表示一個CPU周期 方框圖中的內(nèi)容表示表示數(shù)據(jù)通路的操作或某種控制操作 菱形符號表示某種判斷或測試，在時間上它附屬于它前面的一個方框的CPU周期。46 上述四條指令的指令周期用方框圖語言表示如下：上述四條指令的指令周期用方框圖語言表示如下：PC AR ABUS DBUS D R IR PC+1移碼或測試移碼或測試CLA0 ACADDIR ARA R ABUS DBUS DR DR ALU ALU ACSTAIR ARAR ABUS A

15、C DR DR DBUSIR PC PC ARJMP47應用舉例p166例1 如圖所示的為雙總線結構機器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計數(shù)器(具有自動增加功能)，M為主存(受R/W控制)，AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號決定需要完成何種操作，控制信號G控制的是一個門電路，另外，線上標注有控制信號，例如yi表示y寄存器的輸入控制信號，R10表示寄存器R1的輸出控制信號，未標字符的線為直通線，不受控制。(1)ADD R2 ，R0 指令完成(R0)+(R2) R0的功能操作，畫出其指令周期流程圖，假設該指令的地址已經(jīng)放入PC，并列出相應的微操作控制信號序列。(

16、2) SUB R1 ，R3 指令完成(R3)+(R1) R3的操作，畫出其指令周期流程圖，并列出相應的微操作控制信號序列。48圖5.15 雙總線結構機器的數(shù)據(jù)通路49PC ARM DRDR IRR2 YR0 XR0+R2 R0(R0)+(R2) R0PC0 , G, ARiR/W = RDR0,G,IRiR20 , G , YiR00 , G , Xi+ , G , R0iPC ARM DRDR IRR3 YR1 XR3-R1 R3(R3)-(R1) R3PC0 , G, ARiR/W = RDR0,G,IRiR30 , G , YiR10 , G , Xi-, G , R3i505.3.1

17、時序信號的作用和體制 5.3 時序產(chǎn)生器和控制方式時序信號 協(xié)調(diào)計算機的動作時序信號體制硬布線控制器中：三級體制微程序控制器中：二級體制51一個節(jié)拍電位節(jié)拍電位表示 一個CPU周期的時間， 它表示了一個較大較大的時間單位；在一個節(jié)拍電位中又包含若干個節(jié)拍脈沖節(jié)拍脈沖以 表示較小較小的時間單位；主狀態(tài)周期主狀態(tài)周期可包含若干個節(jié)拍電位，所以它 最大最大的時間單位。主狀態(tài)周期節(jié)拍電位節(jié)拍脈沖三級體制52只有一個節(jié)拍電位節(jié)拍電位在節(jié)拍電位中又包含若干個節(jié)拍脈沖節(jié)拍脈沖（時鐘周期）。節(jié)拍電位節(jié)拍電位表示一個CPU周期的時間節(jié)拍脈沖節(jié)拍脈沖把一個CPU周期劃分成幾個較小的時間間隔。時間間隔時間間隔可以相

18、等，也可以不相等節(jié)拍電位節(jié)拍脈沖二級體制53時序信號產(chǎn)生器的基本結構時鐘源環(huán)形脈沖發(fā)生器節(jié)拍脈沖讀寫時序譯碼邏輯啟停控制邏輯5.3.2 時序信號產(chǎn)生器54啟 停 控 制 邏 輯節(jié)拍脈沖和讀寫時序譯碼邏輯環(huán)形脈沖發(fā)生器時 鐘 脈 沖 源IQRQ0RD0WE0T10T20T30T40IQRQ MREQ0RDWET1T2T3T4RDWE圖5.17 時序信號產(chǎn)生器框圖551時鐘源作用: 為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定 且電平匹配的方波時鐘脈沖信號。組成： 石英晶體振蕩器石英晶體振蕩器和與非門與非門組成的正反饋振蕩電路正反饋振蕩電路。2環(huán)形脈沖發(fā)生器作用 產(chǎn)生一組有序的間隔相等或不等的脈沖序列， 以通過譯

19、碼電路來產(chǎn)生最后所需要的節(jié)拍脈沖。56MREQIORQT4T1RDT2T3WEMREQORQRDWEQQDC1QQDC2QQDC35V23QDQC4CLRS脈沖時鐘源脈沖時鐘源圖圖5.18 環(huán)行脈沖發(fā)生器與譯碼邏輯環(huán)行脈沖發(fā)生器與譯碼邏輯57 圖5.19 節(jié)拍電位與節(jié)拍脈沖序關系圖12345678910 C4C1C2C3MREQRDRDWEWET1T2T3T4583. 節(jié)拍脈沖和讀寫時序的譯碼假定在一個CPU周期中產(chǎn)生四個等間隔的節(jié)拍脈沖，其譯碼邏輯可表示為 T01C1C2T02C2C3 T03 C3 T04C1 59讀寫時序的譯碼邏輯表達式為 RDoC2*RD WEo C3*WE MREQo

20、 C2* MREQ IORQo C2 *IORQ其中RDo ， WEo和MREQo信號配合后進行存儲的讀寫操作；RDo ， WEo和IORQo信號配合后配合后可進行外圍設備的讀寫操作。表達式右邊帶撇號的RD ， WE ， MREQ ， IORQ 是來自微程序控制器的控制信號，它們都是持續(xù)時間為一個CPU周期的節(jié)拍電位信號。 60硬布線控制器中節(jié)拍電位信號由時序產(chǎn)生器通過邏輯電路產(chǎn)生一個節(jié)拍電位持續(xù)時間正好包容若干個節(jié)拍脈沖。微程序設計的計算機中節(jié)拍電位信號可由微程序控制器提供；一個節(jié)拍電位持續(xù)時間通常是一個CPU周期時間。614啟停控制邏輯 作用：對原始的節(jié)拍脈沖信號T01T04的發(fā)送加以控制

21、。對讀/寫時序信號加以控制62 圖5.20 啟?？刂七壿婱REQT1T2T3WET4RDMREQoT1oT2oT3oT4oRDoWEo啟動停機CLRT4oRQDQCr635.3.3 控制方式控制方式：控制不同操作序列時序信號的方法。控制方式分類 同步控制 異步控制 聯(lián)合控制641同步控制方式 任何情況下，已定的指令在執(zhí)行時所需的機器周期數(shù)和時鐘周期數(shù)都是固定不變固定不變的，稱為同步控制方式。同步控制方式同步控制方式的三種方案65（1）采用完全統(tǒng)一的機器周期；（2）采用不定長機器周期； （3）中央控制與局部控制結合。同步控制方式的三種方案66 2異步控制指令特點：每條指令、操作控制信號需要多少時

22、間就占用多少時間。67 3聯(lián)合控制方式特點 1.同步控制和異步控制相結合相結合的方式; 2.大部分大部分操作序列安排在固定固定的機器周期中; 3.對某些某些時間難以確定的操作則以執(zhí)行部件 的“回答”信號作為本次操作的結束。685.6 硬布線控制器 1. 基本思想 硬布線控制器一旦控制部件構成后，除非重新設計和物理上對它重新布線，否則要想增加新的控制功能是不可能的。這種邏輯電路是一種由門電路和觸發(fā)器構成的復雜樹形網(wǎng)絡，故稱之為硬布線控制器硬布線控制器。69組合邏輯線路N節(jié)拍電位/節(jié)拍脈沖發(fā)生器M1MiT1Tk啟動停止時鐘復位指令寄存器指令譯碼器IRI1ImB1Bj結果反饋信息C1Cn圖531 硬

23、布線控制器結構方框圖70邏輯網(wǎng)絡的輸入信號來源：（1）來自指令操作碼編譯碼器的輸出I；（2）來自執(zhí)行部件的反饋信息B；（3）來自時序產(chǎn)生器的時序信號。71與微程序相比硬布線控制的速度快原因微程序控制中每條微指令都要從控存中讀取一次，影響了速度硬布線控制主要取決于電路延遲 72AR-ABUSAR-ABUSAC-DRAC-DRDR-DBUSDR-DBUS啟動PC-AR-ABUSPC-AR-ABUSDBUS-DR-IRDBUS-DR-IRPC+1PC+1RDCLAADD0-0-ACACIR-ARIR-ARIR-ARIR-ARIR-PCIR-PCPC-ARPC-ARSTAJMPNOPRDCLAM1M2AR-ABUSAR-ABUSDBUS-DRDBUS-DRDR-ALDDR-ALDALU-ACALU-ACWEM圖5.3.2 硬步線控制器的指令周期流程指令執(zhí)行流程73微操作控制信號的產(chǎn)生微