ESDTechnology經(jīng)典資料第八部分

1、esd technology 經(jīng)典資料（8）第八部分7.2 vdd與vss間的esd防護(hù)7.2.1 vdd與vss間的寄生組件esd電壓跨在vdd與vss電源線之間，除了會(huì)造成ic內(nèi)部電路損傷之外，也常會(huì)觸發(fā)一些寄生的半導(dǎo)體組件導(dǎo)通而燒毀。在cmos ic中，最常發(fā)生燒毀現(xiàn)象的寄生組件就是p-n-p-n的scr組件及n-p-n的橫向雙載子晶體管(bjt)。隨著制程的先進(jìn)，寄生組件間的間距也越來越小，這使得該寄生的組件具有更高的增益(gain)及更易被觸發(fā)的特性。有關(guān)寄生的scr組件及其在cmos ic布局上的相對(duì)位置顯示于圖7.2.1-1中。 圖7.2.1-1 cmos ic中寄生的scr組件

2、及其在布局上的相對(duì)位置 scr組件是寄生于pmos的源極(接vdd)與nmos組件的源極(接vss)之間，若這scr組件被導(dǎo)通，會(huì)在vdd與vss之間造成一極低電阻的導(dǎo)通現(xiàn)象，大量的esd電流便會(huì)經(jīng)由這寄生的scr而旁通掉。但不幸的是，這寄生的scr組件在ic內(nèi)部電路的布局上都只具有極小的布局面積，因此這寄生的scr組件很容易被esd電流所燒毀而在vdd與vss之間造成永久短路的破壞。另一寄生的n-p-n bjt組件及其相關(guān)布局上的位置顯示于圖7.2.1-2中。 圖7.2.1-2 cmos ic 中寄生的橫向n-p-n雙載子晶體管及其在布局上的相對(duì)位置 該橫向bjt是因兩個(gè)n+擴(kuò)散層靠近而寄生

3、的，若一n+是接到vdd，另一n+接到vss，就會(huì)在vdd與vss間產(chǎn)生一寄生的組件。這bjt組件隨著間距s的縮小會(huì)具有更高的增益及更佳的bjt特性。當(dāng)esd電壓跨在vdd與vss之間時(shí)，這寄生的bjt也容易因驟回崩潰(snapback breakdown)而導(dǎo)通。 由于寄生的bjt在ic內(nèi)部布局中都只具有很小的面積，因此這寄生的bjt一但被esd電壓所崩潰而導(dǎo)通，很容易就被燒毀，而在vdd與vss之間造成永久的短路破壞現(xiàn)象，這種破壞更常見于深次微米的cmos ic之中。 7.2.2 先前的防護(hù)技術(shù)由前一章節(jié)所述可知，ic在遭受esd時(shí)常會(huì)發(fā)生esd電壓轉(zhuǎn)而跨在vdd與vss電源線之間，為了箝

4、制這過高的esd電壓跨在vdd與vss電源線之間，一先前的防護(hù)設(shè)計(jì)顯示在圖7.2.2-1中。 圖7.2.2-1 先前技術(shù)所設(shè)計(jì)的vdd與vss電源線間之esd拑制電路 一大尺寸的閘極接地(gate-grounded)的nmos組件連接于ic的vdd與vss電源線之間，被用來當(dāng)做vdd到vss靜電放電防護(hù)電路。若有一esd電壓出現(xiàn)在vdd與vss電源線之間，該nmos組件將會(huì)崩潰導(dǎo)通來旁通該esd的放電電流。 但是，即使有該nmos組件當(dāng)做esd防護(hù)組件來旁通esd放電電流，ic的內(nèi)部電路依然會(huì)出現(xiàn)esd損傷的問題。因?yàn)?，該nmos組件除了提供esd防護(hù)來保護(hù)ic內(nèi)部電路之外，它也要能夠保護(hù)自己

5、不被esd電流所破壞，以免因其被esd損毀，反而在vdd與vss之間造成一永久短路的現(xiàn)象，而導(dǎo)致該ic無法正常使用。為了保護(hù)nmos組件不被esd電流所破壞，該nmos組件通常在布局上便無法使用最小的布局間距(spacing)，以提升其對(duì)esd承受能力。然而，ic的內(nèi)部電路經(jīng)常是使用最小的布局間距，這導(dǎo)致了一個(gè)問題，就是內(nèi)部電路組件因具有最小的布局間距 (例如通道長度)，會(huì)先崩潰導(dǎo)通，而esd保護(hù)用之nmos元件因具有較大的布局間距，反而較慢崩潰導(dǎo)通，這使得閘極接地的nmos組件不能夠有效地來保護(hù)ic的內(nèi)部電路。因此，一個(gè)更有效的vdd到vss靜電放電防護(hù)電路必需要具有更低的導(dǎo)通崩潰電壓，才能

6、夠充份地保護(hù)ic的內(nèi)部電路而不是只保護(hù)它自己而已。 7.2.3 改進(jìn)的設(shè)計(jì)方式為提升該nmos組件的esd保護(hù)功效，圖7.2.3-1顯示一改良式的設(shè)計(jì)。 圖7.2.3-1 改良式的vdd與vss電源線間之esd拑制電路 在圖7.2.3-1中，一靜電放電偵測(cè)電路被加入，用來控制該nmos組件的閘極。當(dāng)有esd電壓出現(xiàn)跨在vdd與vss電源在線時(shí)，該靜電放電偵測(cè)電路會(huì)送出一正電壓把nmos組件導(dǎo)通來旁通掉esd放電電流。由于該nmos元件是藉由其閘極控制而導(dǎo)通，而不是像圖7.2.2-1中的閘極接地nmos組件是靠崩潰才導(dǎo)通的，因此圖7.2.3-1的設(shè)計(jì)具有極低的導(dǎo)通電壓。當(dāng)內(nèi)部電路組件尚未因esd

7、電壓而崩潰之前，該nmos組件就早已導(dǎo)通來旁通esd放電電流了。這導(dǎo)通的nmos組件在vdd與vss之間成一暫時(shí)性的低阻抗?fàn)顟B(tài)，因此跨在vdd與vss之間的esd電壓能夠很有效地被箝制住，不會(huì)再造成ic內(nèi)部電路因esd而出現(xiàn)異常損壞的現(xiàn)象。有關(guān)實(shí)現(xiàn)此方法的典型設(shè)計(jì)如圖7.2.3-2所示12。 圖7.2.3-2 vdd與vss電源線間esd箝制電路之實(shí)現(xiàn)圖 在圖7.2.3-2中，一基于rc時(shí)間常數(shù)的控制電路被設(shè)計(jì)用來控制一短信道nmos組件的導(dǎo)通，該nmos組件的汲極(drain)是連接到vdd，其源極(source)是連接到vss。當(dāng)有esd電壓出現(xiàn)跨在vdd與vss電源線之間時(shí)，該nmos組

8、件即會(huì)被導(dǎo)通而在vdd與vss之間形成一暫時(shí)性的低阻抗?fàn)顟B(tài)，esd放電電流即經(jīng)由該nmos組件而旁通掉。利用此一改良式的esd箝制電路，可以有效地防護(hù)腳對(duì)腳的esd放電，其esd放電電流的流通路徑如圖7.2.3-3所示。 圖7.2.3-3 利用vdd與vss間esd箝制電路來導(dǎo)引腳對(duì)腳的esd放電電流 當(dāng)腳對(duì)腳esd電壓轉(zhuǎn)變成跨在vdd與vss電源線之間時(shí)，該rc控制的esd偵測(cè)電路會(huì)被esd的能量而偏壓工作，并送出一正電壓到nmos組件的閘極來導(dǎo)通該nmos， esd電流便經(jīng)由這導(dǎo)通的nmos組件而排放掉，因此ic的內(nèi)部電路及寄生的scr與bjt組件都不會(huì)因esd的過壓壓迫而被破壞。 7.2

9、.4 電源在線雜散電容/電阻的效應(yīng)雖然圖7.2.3-2的改良設(shè)計(jì)能夠充份保護(hù)ic內(nèi)部電路，避免異常的esd損傷。但是在圖7.1.1-1中所提到在電源線上的寄生電阻與電容效應(yīng)可能會(huì)降低圖7.2.3-2改良電路的保護(hù)效果。因?yàn)閑sd放電現(xiàn)象在很短的時(shí)間內(nèi)(約100ns)便會(huì)出現(xiàn)高達(dá)數(shù)安培的放電電流，如果該改良式esd箝制電路的擺放位置距離被esd打到的輸入或輸出腳位太遠(yuǎn)，則可能會(huì)發(fā)生遠(yuǎn)水救不了近火的現(xiàn)象。 圖7.2.4-1 雜散電阻/電容對(duì)esd箝制電路防護(hù)功能的影響 圖7.2.4-1顯示了這雜散電阻/電容對(duì)esd箝制電路之防護(hù)功能上的影響。在先進(jìn)的vlsi中，芯片的尺寸是越來越大，相對(duì)地環(huán)繞整個(gè)

10、芯片的vdd與vss電源線是拉得更長，其所相對(duì)產(chǎn)生的雜散電容/電阻效應(yīng)也會(huì)增加，這反而降低esd箝制電路的防護(hù)效果。為調(diào)查這電源在線寄生雜散電阻/電容對(duì)該改良式esd箝制電路的防護(hù)影響，一實(shí)驗(yàn)芯片被設(shè)計(jì)來調(diào)查這個(gè)效應(yīng)。 圖7.2.4-2 用來調(diào)查不同間距對(duì)esd箝制電路防護(hù)功能影響度的測(cè)試芯片設(shè)計(jì) 圖7.2.4-2顯示了該實(shí)驗(yàn)芯片的設(shè)計(jì)，一改良式esd拑制電路放在vdd pad的旁邊，在vdd pad右邊是不同距離的輸入腳，在vdd pad的左邊是不同距離的輸出腳，一30m寬的vdd電源線連接了該vdd pad與所有輸入與輸出腳，另一30m寬的vss電源線連接了vss pad與所有所輸入腳與輸

11、出腳。該一實(shí)驗(yàn)芯片制作于一0.8m的cmos制程中，其腳對(duì)腳的esd耐壓特性顯示于圖7.2.4-3及圖7.2.4-4中，當(dāng)兩個(gè)腳位相隔越遠(yuǎn)時(shí)，其esd耐壓能力越低。 圖7.2.4-3 腳對(duì)腳正電壓esd防護(hù)能力與腳位間距的關(guān)系 圖7.2.4-4 腳對(duì)腳負(fù)電壓esd防護(hù)能力與腳位間距的關(guān)系 雖然vdd與vss電源線間有該改良式esd箝制電路，但當(dāng)局兩個(gè)遭受esd電壓的相對(duì)腳位之距離超過4000m時(shí)，其腳對(duì)腳的esd耐壓能力下降了一半，這顯示出vdd與vss電源線寄生之雜散電容/電阻對(duì)該改良式esd箝制電路防護(hù)效果之負(fù)面效應(yīng)。為了避免這雜散電容/電阻的影響，電源線的寬度/長度與esd箝制電路的擺放

12、位置應(yīng)該要建立一套設(shè)計(jì)準(zhǔn)則(design rules)以利ic設(shè)計(jì)上的參考。臺(tái)灣某一半導(dǎo)體廠商已經(jīng)在筆者的協(xié)助之下建立了一套這樣的設(shè)計(jì)準(zhǔn)則。 為了提供更有效的vdd與vss間esd箝制作用，一利用該改良式esd箝制電路的全芯片防護(hù)設(shè)計(jì)顯示于圖7.2.4 -5中。 圖7.2.4-5 利用vdd與vss間拑制電路以達(dá)成全芯片esd防護(hù)的設(shè)計(jì)示意圖 該全芯片防護(hù)設(shè)計(jì)的概念已實(shí)際地被用來改善某一ic產(chǎn)品的esd耐壓能力。一ic產(chǎn)品的原本esd耐壓能力，在輸入/輸出腳對(duì)vdd/vss esd放電測(cè)情形下只能承受1000v的esd，在腳對(duì)腳的esd放電測(cè)試情形下只能承受500v的esd。經(jīng)過圖7.2.4-

13、5的應(yīng)用之后，該ic的esd耐壓能力，在輸入/輸出腳對(duì)vdd/vss esd測(cè)試下能承受到4000v的esd，在腳對(duì)腳esd測(cè)試下能承受到3000v的esd。在適當(dāng)?shù)牡胤郊尤雟dd與vss的esd箝制電路，而不用去修改或放大輸入/輸出腳的esd防護(hù)電路與組件，ic的esd承受能力能夠被有效地大幅提升。這給予全芯片防護(hù)設(shè)計(jì)上的一個(gè)重大的啟示，在vdd與vss電源線間做好一有效率的esd箝制電路，即可協(xié)助大幅提升輸入/輸出腳的esd耐壓能力。7.3 先進(jìn)制程對(duì)esd拑制電路的影響7.3.1 先進(jìn)制程的影響雖然圖7.2.3-2的改良設(shè)計(jì)能夠避免esd電壓損傷到ic的內(nèi)部電路，但是在先進(jìn)制程中，隨著l

14、dd結(jié)構(gòu)及金屬硅化物(silicide)擴(kuò)散層的普遍使用，該被導(dǎo)通用來旁通esd電流的nmos組件本身更易遭受esd的破壞。有關(guān)這esd箝制用nmos組件本身在先前制程下更易被esd損傷的示意圖顯示于圖7.3.1-1中。 圖7.3.1-1 nmos組件在vdd與vss間esd箝制電路中容易遭受esd電流損傷的示意圖 當(dāng)esd偵測(cè)電路送出一正電壓把該nmos打開時(shí)，在vdd電源在線的esd電流先被導(dǎo)引且聚集在ldd peak上，再經(jīng)由產(chǎn)生的channel而流經(jīng)nmos到vss電源線去。由于這ldd與channel的深度都很淺，再加上silicide擴(kuò)散層的極低電阻，esd瞬間數(shù)安培的電流很容易就

15、把該nmos的ldd及channel燒毀破壞而造成vdd與vss間永久短路的故障。這使得圖7.2.3-2的改良設(shè)計(jì)在先進(jìn)制程cmos ic中的應(yīng)用產(chǎn)生了負(fù)面的影響。 7.3.2 改善措施為了避免該nmos組件因制程先進(jìn)而降低其對(duì)esd的承受能力，該esd箝制用的nmos必需做得具有更大的元件尺寸，才不致于把該nmos組件燒毀。在參考文獻(xiàn)13中，該nmos組件尺寸之信道寬度與長度比(w/l)為8000/0.8。為了能快速推動(dòng)如此巨大的nmos組件，因此在該參考文獻(xiàn)13的設(shè)計(jì)中加入三級(jí)的反相器(inverter)做成tapered buffer的設(shè)計(jì)來驅(qū)動(dòng)該巨大的nmos組件，其中inverter

16、的組件尺寸也不小。雖然，參考文獻(xiàn)9中的設(shè)計(jì)可以有效地保護(hù)ic的內(nèi)部電路避免esd損傷，但其巨大的組件尺寸與大尺寸的三級(jí)反相器推動(dòng)電路，大大地增加了布局上的面積，這使其在次微米或深次微米集成電路中的實(shí)用上增加困難度及芯片成本。 為了縮小esd箝制用nmos組件的尺寸，一改良方式是在該nmos的汲極(drain)加上一串聯(lián)電阻以限制esd電流的大小，這一改良方式如一美國專利14及研究論文15所示并顯示于圖7.3.2-1中。 圖7.3.2-1 nmos組件加上串聯(lián)電阻以提升esd電流承受能力的美國專利設(shè)計(jì) 該nmos組件(bigfet)的汲極被加入了一n-well結(jié)構(gòu)來實(shí)現(xiàn)該串聯(lián)電阻。雖然串聯(lián)電阻具

17、有保護(hù)該nmos組件的功能，但也限制了esd電流被該nmos排放的速度，因此跨在vdd與vss電源線間的esd電壓可能會(huì)流入ic內(nèi)部電路而再度導(dǎo)致異常的內(nèi)部損傷問題。 圖7.3.2-2 利用輸出級(jí)pmos與nmos組件來達(dá)到vdd與vss間esd箝制功能的電路設(shè)計(jì)圖 另一改良的方法16顯示于圖7.3.2-2中，該參考文獻(xiàn)16結(jié)合了圖7.2.3-2的設(shè)計(jì)與輸出級(jí)的晶體管組件來達(dá)成vdd與vss電源線之間暫時(shí)短路的作用。由于輸出級(jí)的nmos與pmos一般都具有較大的組件尺寸，在圖7.3.2-2中，利用rc控制電路及一些輔助邏輯電路，來把輸出級(jí)的nmos與pmos組件同時(shí)導(dǎo)通，以排放跨在vdd與vs

18、s電源線間的esd電壓。這個(gè)設(shè)計(jì)想法是不錯(cuò)，但是在實(shí)用上必需要在每一輸出級(jí)加入相對(duì)應(yīng)的邏輯控制電路，如果該輸出級(jí)具有tristate或其它復(fù)雜的功能，則其邏輯控制電路會(huì)更加復(fù)雜，因而限制了其實(shí)用度。有關(guān)這一類的其它設(shè)計(jì)，以避免ic內(nèi)部損傷的研究論文或?qū)＠?qǐng)參閱參考文獻(xiàn)17-21，但有些設(shè)計(jì)不具實(shí)用性并且會(huì)造成其它不良作用。例如19-20中使用scr組件在vdd與vss電源線之間，雖然其可提供有效的vdd與vss間的esd箝制作用，但該scr組件也可能在ic正常工作下被噪聲或突波意外地導(dǎo)通，而造成cmosic內(nèi)嚴(yán)重的 latchup問題。在11中，使用一串順偏的二極管于vdd與vss電源之間，會(huì)

19、有嚴(yán)重的漏電問題，尤其是當(dāng)溫度上升時(shí)，寄生在二極管組件結(jié)構(gòu)下的垂直方向雙戴子晶體管會(huì)造成大的漏電問題。雖然這些研究或?qū)＠痪邔?shí)用性，但也突顯了這ic內(nèi)部電路因esd而損傷之問題的嚴(yán)重性。7.4 節(jié)省面積的創(chuàng)新設(shè)計(jì) 如前面章節(jié)所述，用來箝制vdd與vss電源線間esd電壓的nmos組件尺寸太大，使得上述的防護(hù)設(shè)計(jì)在先進(jìn)的次微米制成下變得不切實(shí)際。所以，一個(gè)具有高esd箝制能力但能節(jié)省布局面積的vdd與vss間esd箝制電路是迫切需要的。筆者即針對(duì)前述各種esd防護(hù)設(shè)計(jì)上的缺點(diǎn)，提出一創(chuàng)新性的esd防護(hù)電路設(shè)計(jì)，該創(chuàng)新之esd防護(hù)電路能夠提供有效的esd防護(hù)于vdd與vss之間，達(dá)到保護(hù)ic的內(nèi)部

20、電路的效果，且該esd防護(hù)電路只占用更小的布局面積，同時(shí)也節(jié)省ic產(chǎn)品的成本。 7.4.1 節(jié)省布局面積之創(chuàng)新設(shè)計(jì)22 節(jié)省布局面積之vdd到vss靜電放電防護(hù)電路如圖7.4.1-1所示，其中一基體觸發(fā)n型厚氧化層組件(substrate-triggering field-oxide device，stfod)用來旁通esd的放電電流。 圖7.4.1-1 節(jié)省布局面積之vdd與vss間esd箝制電路的創(chuàng)新設(shè)計(jì)靜電放電偵測(cè)電路是一電阻r、一電容c，以及一反相器所組成。當(dāng)靜電放電電壓跨在vdd與vss電源線之間時(shí)，該靜電放電偵測(cè)電路會(huì)把該n型厚氧化層組件導(dǎo)通來旁通esd的放電電流。當(dāng)ic在正常工作

21、情形下，該靜電放電偵測(cè)電路使該n型厚氧化層組件保持關(guān)閉狀態(tài)。雖然該基體觸發(fā)n型厚氧化層組件(stfod)的閘極連接到vdd，但因這種厚氧化層組件的臨界導(dǎo)通電壓(threshold voltage)在一般cmos制程下都高達(dá)1520伏特，所以該stfod組件在ic正常工作情形下不會(huì)被5v的vdd所導(dǎo)通。 該stfod組件被設(shè)計(jì)當(dāng)做一橫向雙載子晶體管(bjt)來旁通esd放電電流，為加強(qiáng)雙載子晶體管的特性，該stfod組件的通道長度要夠短。stfod組件的雙載子晶體管特性如圖7.4.1-2所示。 圖7.4.1-2(a) 基體觸發(fā)厚氧化層組件之雙載子晶體管組件特性的量測(cè)方法圖7.4.1-2(b) 基

22、體觸發(fā)厚氧化層組件之雙載子晶體管的組件特性在圖7.4.1-2(a)中，一正電壓vb被加入該n型厚氧化層組件的基體(bulk), 用來測(cè)量其雙載子晶體管的特性，其測(cè)量結(jié)果如圖7.4.1-2(b)所示。當(dāng)vd電壓繼續(xù)增加，該stfod組件的i-v特性會(huì)進(jìn)入驟迥崩潰區(qū)域(snapback region)。 該stfod組件可以安全地操作在這個(gè)驟迥崩潰區(qū), 只要靜電放電電流不超過該stfod組件的二次崩潰(secondary breakdown)臨界點(diǎn)。二次崩潰臨界點(diǎn)是該stfod組件承受esd電流的極限。由于在n型厚氧化層組件內(nèi)不會(huì)有l(wèi)dd的尖端結(jié)構(gòu)，而且該stfod組件是用基體觸發(fā)導(dǎo)通的，所以es

23、d電流流經(jīng)該stfod組件是藉由其基體的部份而非集中在表面部份，因此該stfod組件比一般薄氧化層nmos組件具有更高的esd防護(hù)能力。相對(duì)地，靜電放電電流在薄氧化層nmos組件是流經(jīng)其信道(channel)，該信道的深度在5v的閘極電壓下約為100300a。如此淺的信道，加上ldd尖端結(jié)構(gòu)，導(dǎo)致nmos組件低的esd承受能力，這也就是為何在先前技術(shù)中13，其nmos組件要設(shè)計(jì)得如此巨大的主要原因。 利用n型厚氧化層組件的特性，加上基體觸發(fā)的電路設(shè)計(jì)， stfod能夠提供一有效且節(jié)省面積的esd防護(hù)電路，用于vdd與vss電源線之間，以充份保護(hù)集成電路的內(nèi)部電路。 7.4.2 工作原理 本設(shè)計(jì)

24、的操作原理可由圖7.4.1-1來解說。在圖7.4.1-1中，反相器是由一pmos組件mp與一nmos組件mn所組成；其電容c在一般cmos制程技術(shù)下可用一nmos組件來代替。 (a)靜電放電情形下(esd-stress condition) 在靜電放電時(shí)，該stfod組件會(huì)被導(dǎo)通來旁通esd電流。當(dāng)esd尚未加到vdd與vss電源線間之前，在vx端點(diǎn)的電壓起始值是0伏特。在靜電放電偵測(cè)電路內(nèi)的r與c的時(shí)間常數(shù)是設(shè)計(jì)在0.11.0微秒左右。當(dāng)vss端接地，而一esd電壓出現(xiàn)在vdd端時(shí)，由于esd電壓具有很快的上升速度(其rise time約在515ns)，vx端的電壓因rc延遲效應(yīng)無法跟得上v

25、dd端的esd電壓上升速度，因此vx端的低電位導(dǎo)致反相器的輸出端vb電壓藉由vdd上的esd電壓而上升到高電位。vb端的高電位觸發(fā)導(dǎo)通了stfod組件的雙載子晶體管特性，因而esd電流便經(jīng)由該stfod組件而旁通掉。此導(dǎo)通的stfod元件提供了一暫時(shí)短路的路徑于vdd與vss電源線之間，因而可以有效且快速地壓制出現(xiàn)在vdd與vss之間的esd高電壓，因此可以有效地保護(hù)ic的內(nèi)部電路，避免esd的損傷。由于該stfod組件是藉由基體觸發(fā)而導(dǎo)通，故其可在較小的布局面積下提供較高的esd電流排放能力，因此使電路的總布局面積可以大幅地縮小，以符合vlsi高密度、高集積度的應(yīng)用需求。 為更清楚解釋本電路

26、的特性，圖7.4.1-1顯示了vb端在時(shí)間上的電壓變化情形。當(dāng)該esd電壓(vesd)出現(xiàn)在vdd上時(shí)，其esd的放時(shí)間約在100200ns之間，因此該stfod元件要能夠被導(dǎo)通約200ns的時(shí)間，以充份排放esd電流。 由于雙載子晶體管的基極(base)導(dǎo)通電壓約0.6伏特，所以vb端要能夠提供一大于0.6v的電壓，且長達(dá)200ns來導(dǎo)通stfod組件的雙載子晶體管。這可藉由適當(dāng)設(shè)計(jì)的電阻r，電容c，以及反相器內(nèi)的晶體管尺寸來達(dá)成。 (b)vdd開機(jī)情形(vdd power-on condition) 由于cmos ic在正常工作時(shí)，其vdd是偏壓在一固定的電壓(例如5伏特)。但是在開機(jī)當(dāng)時(shí)

27、，vdd的電壓也是自0伏特逐漸上升到5伏特的，這就是一般所謂power-on瞬時(shí)。 在這power-on瞬時(shí)，該esd防護(hù)用的stfod組件要保持在關(guān)閉狀態(tài)，以避免vdd電源電壓漏到vss去。要保持stfod組件在這power-on情形下仍保持關(guān)閉，但在esd放電情形下是導(dǎo)通的，可藉由rc時(shí)間常數(shù)的設(shè)計(jì)來達(dá)到這個(gè)功能。 因?yàn)関dd power-on的電壓上升時(shí)間是約1ms(毫秒)左右，但esd電壓的上升時(shí)間是在約10ns(毫微秒)，把esd偵測(cè)電路的rc時(shí)間常數(shù)設(shè)在0.11.0s(微秒)，即可達(dá)成分辨出vdd power-on與esd放電的兩種不同的工作情形。 在vdd power-on情形下

28、的vb端電壓隨vdd電壓上升的變化如圖7.4.1-1所示，由于rc時(shí)間常數(shù)在1s的esd偵測(cè)電路中，其vx端的電壓可以跟得上以1ms上升時(shí)間的vdd電壓，因此vx端的電壓幾乎同步等于vdd上的電壓，這使得反相器的輸出端vb保持在接近0v的電壓，其變化情形正如圖7.4.1-1所示。因此，該stfod組件因vb電壓為0而一直保持在關(guān)閉的狀態(tài)。 以上所述的電路功能，可藉由常用的hspice電路仿真軟體來設(shè)計(jì)。舉例來說，在一0.6m的cmos制程參數(shù)之下，要達(dá)到上述所說的電路功能，其電阻r約為50k；電容c用nmos組件來做，其組件寬長比(w/l)只要20/20(m)，其等效電容值約為1.8pf。反相

29、器內(nèi)的pmos組件mp的組件寬長比為100/1.2(m)，其nmos組件mn的組件寬長比為20/1.2(m)。藉由上述的組件設(shè)計(jì)，即可達(dá)到正確的esd防護(hù)功能。 7.4.3 增進(jìn)雙載子晶體管特性的組件設(shè)計(jì) 由上所述，esd電流是經(jīng)由該stfod組件來放電，而該stfod組件是藉由基體觸發(fā)的方式來導(dǎo)通其寄生的雙載子晶體管，以增進(jìn)其esd放電電流的承受能力，因而可以在較小的布局面積下提供較高的esd防護(hù)能力。為了加強(qiáng)該stfod組件 所寄生的雙載子晶體管組件特性，本設(shè)計(jì)提出一更有效率的組件結(jié)構(gòu)如圖7.4.3-1所示。 圖7.4.3-1 加強(qiáng)stfod組件中所寄生雙載子晶體管組件特性的組件結(jié)構(gòu)設(shè)計(jì)圖

30、在圖7.4.3-1中，有一p型擴(kuò)散層在組件的中央，該p型擴(kuò)散層是連接到反相器的輸出端vb，包圍該p型擴(kuò)散層的是一n型擴(kuò)散層，此n型擴(kuò)散層是連接到vdd。包圍該n型擴(kuò)散層的是另外一個(gè)n型擴(kuò)散層，此n型擴(kuò)散層連接到vss。一厚氧化層即做是該兩n型擴(kuò)散層之間而構(gòu)成該n型厚氧化層組件，寄生在此n型厚氧化層組件的雙載子晶體管亦被標(biāo)示于圖7.4.3-1中。另外，在最外層有一p型擴(kuò)散層包圍住整個(gè)組件，該p型擴(kuò)散層連接到vss以提供p型基底偏壓之用。該p型基底亦是等效于寄生的雙載子晶體管的基極。在esd放電情形下，vb是一高電位，此時(shí)導(dǎo)致一電流itrig自p型擴(kuò)散層流入該p型基底，為加強(qiáng)該寄生雙載子晶體管被該

31、itrig電流觸發(fā)，一n型井區(qū)被加入在n型擴(kuò)散層之下，由于該n型井區(qū)具有較深的接面深度(junction depth)，該itrig電流會(huì)被該n型井區(qū)阻擋而流入n型井區(qū)，這促使該寄生的雙載子晶體管組件的基極(base)射極(emitter)之間有一正的電壓偏壓，因而導(dǎo)通該雙載子晶體管。而在vdd上的esd電流便可自n型擴(kuò)散層(也是該雙載子晶體管的集極，collector)流向另一n型擴(kuò)散層到vss去，如此便可在vdd與vss之間產(chǎn)生一暫時(shí)短路的電流路徑來旁通esd放電電流。 由于n型井區(qū)較深的深度可有效攔截自p型擴(kuò)散層流入的itrig電流，因此可以提升該寄生雙載子晶體管的組件特性以利用于esd

32、防護(hù)電路上，也因而更進(jìn)一步提升該stfod組件的esd承受能力。因此，比起先前技術(shù)中所用的nmos組件，該stfod組件可以在較小的布局面積下提供較高的esd防護(hù)能力，以節(jié)省ic的成本。 7.4.4 實(shí)驗(yàn)結(jié)果 該stfod組件在一0.6m cmos制程技術(shù)下的組件特性如圖7.4.4-1所示。 圖7.4.4-1 stfod組件在一0.6微米cmos制程技術(shù)下的組件特性而整個(gè)esd箝制電路的耐壓能力則顯示于表7.4.4-1中。一用nmos組件當(dāng)esd箝制組件的先前設(shè)計(jì)(圖7.2.3-2)也被制作在同一測(cè)試芯片中來做比較。 表7.4.4-1 利用stfod與nmos組件所制作之esd箝制電路的esd

33、防護(hù)功能比較如表7.4.4-1中所示，該stfod能夠在單位布局面積下提供0.55volt的esd承受能力，而nmos組件只能承受0.14volt的esd電壓。這stfod在單位布局面積下的esd承受能力是nmos組件的四倍。因此，stfod能夠在較小的布局面積下提供足夠的esd防護(hù)能力來達(dá)到全芯片防護(hù)的效用。 圖7.4.4-2 esd箝制電路在esd測(cè)試情形下的電路功能驗(yàn)證為了驗(yàn)證esd偵測(cè)電路的正確功能，一8v的電壓脈沖(voltage pulse)，如圖7.4.4-2所示，被加到該esd箝制電路上，在vdd電線源上的電壓波形用示波器來監(jiān)視。該電壓脈沖的上升時(shí)間(rise time)約在5

34、.5ns，與esd電壓的rise time相當(dāng)。當(dāng)該電壓脈沖加到vdd電源在線時(shí)，由于esd偵測(cè)電路的動(dòng)作，會(huì)把stfod組件導(dǎo)通以排放此類似esd電壓的電壓脈沖，因此在示波器上監(jiān)視到的電壓波形就如圖7.4.4-2中的相片所示。該方型的電壓脈沖波形，在電壓一上升時(shí)即因stfod的導(dǎo)通而導(dǎo)致電壓波形的衰減，過了200ns左右，該電壓波形即回復(fù)正常的方波波形，這衰減的200ns正是stfod組件的導(dǎo)通時(shí)間(ton)，藉由適當(dāng)?shù)脑O(shè)計(jì)，可以調(diào)整這個(gè)stfod的導(dǎo)通時(shí)間以符合各種應(yīng)用情形。另外要驗(yàn)證的是當(dāng)vdd電源上升時(shí)，該stfod組件是否保持關(guān)閉。 圖7.4.4-3 esd箝制電路在vdd電源上升情

35、形下的電路功能驗(yàn)證圖7.4.4-3顯示了實(shí)驗(yàn)上的測(cè)試方法，一5v的ramp電壓具有0.1ms的上升時(shí)間被加到vdd電源在線以模擬ic的vdd在正常電源上升的情形，vdd上的電壓波形以示波器來監(jiān)視，所看到的電壓波形如圖7.4.4-3中的相片所示，該ramp電壓沒有任何衰減的情形，這證明了esd偵測(cè)電路在vdd電源上升情形下是把stfod組件關(guān)閉的。藉由實(shí)驗(yàn)上的驗(yàn)證，利用stfod元件的esd箝制電路正符合深次微米超大規(guī)模集成電路的esd防護(hù)所需。 7.4.5 其它設(shè)計(jì)變化23 在圖7.4.1-1的stfod也可以改用其它的雙載子晶體管。一利用pnp雙載子晶體管的設(shè)計(jì)顯示于圖7.4.5-1中，由于

36、是用pnp晶體管，在圖7.4.5-1的esd偵測(cè)電路中必需多加入一級(jí)反相器以達(dá)成正確的電路功能。 圖7.4.5-1 利用p-n-p晶體管所設(shè)計(jì)的vdd與vss間esd箝制電路該電路所用的esd箝制組件是一dtdb (double-trigger double bjt)結(jié)構(gòu)，其dtdb組件結(jié)構(gòu)也顯示于圖7.4.5-1中。該dtdb組件具有一垂直方向的pnp bjt及一橫向的pnp bjt，利用這樣的組件設(shè)計(jì)，dtdb具有更高的增益(gain)。這種dtdb的元件設(shè)計(jì)適合用在p-substrate有負(fù)電壓偏壓的特殊cmos ic中，例如一些dram具有內(nèi)建的負(fù)電壓產(chǎn)生器以偏壓該ic的基體在一負(fù)的電

37、壓準(zhǔn)位以降低dram組件的漏電電流。7.5 在mixed-mode ic的應(yīng)用7.5.1 mixed-mode ic的異常內(nèi)部損傷 由于mixed-mode ic為了noise的考慮，一般都具有多對(duì)且分離的vdd與vss電源線，這樣的電源分離設(shè)計(jì)也會(huì)引起異常的esd損傷在模擬與數(shù)字界面電路(interface circuits)上。一參考文獻(xiàn)24曾報(bào)導(dǎo)了這樣的情形，如圖7.5.1-1所示，一2000v的esd電壓用來對(duì)一mixed-mode ic的數(shù)字電路部份做vdd-to-vss esd測(cè)試，卻意外地發(fā)現(xiàn)esd所造成的損傷在圖7.5.1-1的a點(diǎn)處，模擬電路部份的界面電路的gate氧化層被e

38、sd所打穿了。圖7.5.1-1 esd測(cè)試造成esd損傷發(fā)生在一數(shù)字與模擬之間的界面電路上圖7.5.1-2 esd放電電流在一數(shù)字模擬混合式ic內(nèi)的流竄路徑發(fā)生這異?，F(xiàn)象的解釋圖如圖7.5.1-2所示，該跨在數(shù)位電路vdd與vss電源線之間的esd電壓會(huì)被導(dǎo)引成跨在界面電路與模擬電源線之間，因而把界面電路上的閘極氧化層打穿了。這樣的意外損傷現(xiàn)象，必需花很大的功夫才找得到損傷的部位。為了挽救這個(gè)界面電路上的異常損壞問題，一暫時(shí)性的解決辦法乃在該界面電路上加上一對(duì)esd防護(hù)用的pmos及nmos組件，如圖7.5.1-3所示。 圖7.5.1-3 解決數(shù)字與模擬間界面電路因esd而損傷的一種方法 而該esd防護(hù)用的pmos與nmos組件尺寸，隨著界面電路的聯(lián)機(jī)長度而有所改變，一經(jīng)驗(yàn)值也標(biāo)示于圖7.5.1-3中。雖然圖7.5.1-3的設(shè)計(jì)