數(shù)字電路半期復(fù)習(xí)

1、1 1Digital Logic Design and ApplicationReview and ExerciseUESTC, Spring 2014Digital Logic Design and ApplicationChapter 2 Number system and code2掌握：十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制數(shù)的掌握：十進(jìn)制、二進(jìn)制、八進(jìn)制和十六進(jìn)制數(shù)的表示方法表示方法以及它們之間的以及它們之間的相互轉(zhuǎn)換相互轉(zhuǎn)換、二進(jìn)制數(shù)的、二進(jìn)制數(shù)的運(yùn)算運(yùn)算；符號(hào)數(shù)的表；符號(hào)數(shù)的表達(dá)：符號(hào)達(dá)：符號(hào)-數(shù)值碼（數(shù)值碼（Signed-Magnitude System、原碼原碼），二），二進(jìn)制補(bǔ)碼

2、進(jìn)制補(bǔ)碼(twos complement，補(bǔ)碼補(bǔ)碼)、二進(jìn)制反碼（、二進(jìn)制反碼（ones complement, 反碼反碼）表示以及它們之間的相互轉(zhuǎn)換；）表示以及它們之間的相互轉(zhuǎn)換；符號(hào)符號(hào)數(shù)的運(yùn)算；溢出的概念數(shù)的運(yùn)算；溢出的概念。掌握：其他信息的編碼表達(dá)：掌握：其他信息的編碼表達(dá)：BCD碼碼（Binary Codes for Decimal numbers）、）、n中取中取1碼碼（獨(dú)熱碼）、（獨(dú)熱碼）、格雷碼格雷碼（Gray code）的特點(diǎn)及其與二進(jìn)制數(shù)之間的轉(zhuǎn)換關(guān)系；）的特點(diǎn)及其與二進(jìn)制數(shù)之間的轉(zhuǎn)換關(guān)系；了解：模擬信息的數(shù)字表達(dá)：了解：模擬信息的數(shù)字表達(dá)：A/D轉(zhuǎn)換的基本概念；轉(zhuǎn)換的基本

3、概念；了解：字符的代碼表示，二進(jìn)制代碼在狀態(tài)、條件等的表了解：字符的代碼表示，二進(jìn)制代碼在狀態(tài)、條件等的表示方面的應(yīng)用；示方面的應(yīng)用；Digital Logic Design and ApplicationExercise for Chap. 23If the input is 10000000 of an 8 bit DAC, the corresponding output is 5v. Then an input is 00000001 to the DAC, the corresponding output is V; if an input is 10001000, the corr

4、esponding DAC output is V.5/128 (0.0391)5.31251776 8 = ( )16 = ( )2= ( ) Gray 3FE3FE0011 1111 1110If Xs signed-magnitude representation XSM is（110101）2, then its 8-bit twos complement representation X2s COMP is( ) , and (X)s 8-bit complement representation (X) 2s COMP is ( )2 . 1110101100010101 原碼到原

5、碼的擴(kuò)展：符號(hào)位后添原碼到原碼的擴(kuò)展：符號(hào)位后添0；補(bǔ)碼到補(bǔ)碼的擴(kuò)展：符號(hào)位后填符號(hào)位。補(bǔ)碼到補(bǔ)碼的擴(kuò)展：符號(hào)位后填符號(hào)位。 0010 0000 0001Digital Logic Design and ApplicationExercise for Chap. 24If number A twos-complement =11011001 and B twos-complement=10011101 , calculate -A-B twos-complement, -A+B twos-complement and indicate whether or not overflow occur

6、s. -A-B twos-complement= , overflow: -A+B twos-complement= , overflow: 10001010yes 11000100no(365)10 = ( )8421BCD001101100101 異號(hào)數(shù)相加絕不會(huì)發(fā)生溢出；異號(hào)數(shù)相加絕不會(huì)發(fā)生溢出；同好數(shù)相加得到異號(hào)結(jié)果，發(fā)生溢出同好數(shù)相加得到異號(hào)結(jié)果，發(fā)生溢出 。Digital Logic Design and ApplicationChap. 3 Digital Circuits5掌握：掌握： CMOSCMOS邏輯電平和噪聲容限；邏輯電平和噪聲容限；CMOSCMOS邏輯基本門的電邏輯基

7、本門的電路結(jié)構(gòu)路結(jié)構(gòu); ;理解：理解：CMOSCMOS邏輯電路的穩(wěn)態(tài)和動(dòng)態(tài)電氣特性；邏輯電路的穩(wěn)態(tài)和動(dòng)態(tài)電氣特性；理解：特殊的輸入輸出電路結(jié)構(gòu)理解：特殊的輸入輸出電路結(jié)構(gòu); ;了解：利用仿真軟件對(duì)了解：利用仿真軟件對(duì)CMOSCMOS基本邏輯門的靜態(tài)特性和動(dòng)態(tài)基本邏輯門的靜態(tài)特性和動(dòng)態(tài)特性進(jìn)行仿真。特性進(jìn)行仿真。了解：作為電子開(kāi)關(guān)運(yùn)用的二極管、雙極型晶體管、了解：作為電子開(kāi)關(guān)運(yùn)用的二極管、雙極型晶體管、MOSMOS場(chǎng)效應(yīng)管的工作方式；場(chǎng)效應(yīng)管的工作方式；了解：其他類型的邏輯電路：了解：其他類型的邏輯電路：TTL,ECLTTL,ECL等；等；了解：不同類型、不同工作電壓的邏輯電路的輸入輸出邏了解：

8、不同類型、不同工作電壓的邏輯電路的輸入輸出邏輯電平規(guī)范值以及它們之間的連接配合的問(wèn)題。電路成本、輯電平規(guī)范值以及它們之間的連接配合的問(wèn)題。電路成本、速度與基本電路規(guī)模的關(guān)系。速度與基本電路規(guī)模的關(guān)系。Digital Logic Design and ApplicationExercise for Chap. 36A particular Schmitt-trigger inverter has VILmax = 0.7 V, VIHmin = 2.1 V, VT+ = 1.7 V, and VT-= 1.3 V, VOLmax=0.3V, VOHmin=2.7V. Then the DC no

9、ise margin in the HIGH state is ( ), the hysteresis is ( ). A CMOS gate circuit is shown as Fig 4. The function expression for the circuit is ( ).A) (AB+BC) B) (AC+BC)C)( AB+AC) D) AB+AC0.6V 0.4V CDigital Logic Design and ApplicationExercise for Chap. 37The INVERTER and AND-OR-INVERTER circuits are

10、shown as Fig.4 (a), (b) respectively, which conclusion below is correct? ( )A) The delay between input and output of (a) circuit is much less than (b) circuit.B) The delay between input and output of (a) circuit is much greater than (b) circuit.C) The delay between input and output of (a) circuit is

11、 about same as (b) circuit.D) The delay relationship between circuit (a) and (b) is uncertainty. Fig.4 (a) Fig.4 (b)CDigital Logic Design and Application8第四章第四章 大綱要求（大綱要求（1）掌握掌握: :邏輯代數(shù)的公理、定理，正負(fù)邏輯的概念與邏輯代數(shù)的公理、定理，正負(fù)邏輯的概念與對(duì)偶關(guān)系、反演關(guān)系、香農(nóng)展開(kāi)定理，以及在邏對(duì)偶關(guān)系、反演關(guān)系、香農(nóng)展開(kāi)定理，以及在邏輯代數(shù)化簡(jiǎn)時(shí)的作用；輯代數(shù)化簡(jiǎn)時(shí)的作用；掌握掌握: :邏輯函數(shù)的表達(dá)形式：積之和

12、與和之積標(biāo)準(zhǔn)邏輯函數(shù)的表達(dá)形式：積之和與和之積標(biāo)準(zhǔn)型、真值表、卡諾圖、最小邏輯表達(dá)式之間的關(guān)型、真值表、卡諾圖、最小邏輯表達(dá)式之間的關(guān)系；系；掌握掌握: :組合電路的分析：窮舉法和代數(shù)法；卡諾圖組合電路的分析：窮舉法和代數(shù)法；卡諾圖化簡(jiǎn)方法；化簡(jiǎn)方法；Digital Logic Design and Application9第四章第四章 大綱要求（大綱要求（2）掌握掌握: :組合電路的綜合過(guò)程：將功能敘述表達(dá)為組組合電路的綜合過(guò)程：將功能敘述表達(dá)為組合邏輯函數(shù)的表達(dá)形式、使用與非門、或非門表合邏輯函數(shù)的表達(dá)形式、使用與非門、或非門表達(dá)的邏輯函數(shù)表達(dá)式、邏輯函數(shù)的最簡(jiǎn)表達(dá)形式達(dá)的邏輯函數(shù)表達(dá)式、

13、邏輯函數(shù)的最簡(jiǎn)表達(dá)形式及綜合設(shè)計(jì)的其他問(wèn)題：無(wú)關(guān)項(xiàng)及綜合設(shè)計(jì)的其他問(wèn)題：無(wú)關(guān)項(xiàng)(dont-care (dont-care terms)terms)的處理。的處理。理解：邏輯函數(shù)表達(dá)式的基本化簡(jiǎn)方法理解：邏輯函數(shù)表達(dá)式的基本化簡(jiǎn)方法函數(shù)化函數(shù)化簡(jiǎn)方法；多輸出簡(jiǎn)方法；多輸出(multiple-output)(multiple-output)邏輯化簡(jiǎn)的方邏輯化簡(jiǎn)的方法和定時(shí)冒險(xiǎn)（法和定時(shí)冒險(xiǎn)（timing hazardstiming hazards）問(wèn)題。）問(wèn)題。Digital Logic Design and Application10第四章第四章 大綱要求（大綱要求（3）了解：組合邏輯電路和時(shí)序

14、邏輯電路的基本概念了解：組合邏輯電路和時(shí)序邏輯電路的基本概念； 邏 輯 代 數(shù) 化 簡(jiǎn) 時(shí) 的 幾 個(gè) 概 念 ： 蘊(yùn) 含 項(xiàng) （； 邏 輯 代 數(shù) 化 簡(jiǎn) 時(shí) 的 幾 個(gè) 概 念 ： 蘊(yùn) 含 項(xiàng) （implicantimplicant）、主蘊(yùn)含項(xiàng)（）、主蘊(yùn)含項(xiàng)（prime implicantprime implicant）、）、奇異奇異“ “ 1 ”1 ”單元（單元（distinguished 1-cell )distinguished 1-cell )、質(zhì)主蘊(yùn)含項(xiàng)質(zhì)主蘊(yùn)含項(xiàng)(essential prime implicant);(essential prime implicant);五變五

15、變量及以上邏輯函數(shù)卡諾圖化簡(jiǎn)方法；量及以上邏輯函數(shù)卡諾圖化簡(jiǎn)方法；了解：開(kāi)集（了解：開(kāi)集（on-seton-set）、閉集）、閉集(off-set)(off-set)的概念；的概念；Digital Logic Design and ApplicationExercise for Chap.411If a positive logic function expression is F=AC+BC(D+E)，then the negative logic function expression . F= (A+C)(B+C+DE)The unused CMOS NAND gate input in

16、 Fig. 1 should be tied to logic ( ). 1 若要將一異或門當(dāng)作反相器（非門）使用，則輸入端若要將一異或門當(dāng)作反相器（非門）使用，則輸入端A A、B B端的端的連接方式是（連接方式是（ ）。）。A. AA. A或或B B中有一個(gè)接中有一個(gè)接“0” B. A0” B. A或或B B中有一個(gè)接中有一個(gè)接“1”1”C. AC. A和和B B并聯(lián)使用并聯(lián)使用 D. D. 不能實(shí)現(xiàn)不能實(shí)現(xiàn)B BDigital Logic Design and ApplicationExercise for Chap.412, ,(1,2,4,6)A B C, ,(0,2,4,7)A B

17、C, ,(0,2,4,7)A B C, ,(1,2,4,6)A B CWhat is the duality logic function of the logic function: F = ABC(0,3,5,7)（ ）A) B) C) D)CFor a NAND gate in positive logic, if negative logic is adopted，then NAND gate will be changed to（ ）。）。 A). NXOR gate B). NAND gate C). OR gate D). NOR gateD對(duì)偶現(xiàn)象來(lái)源于從真實(shí)世界到邏輯世界抽象

18、過(guò)程的不唯一性；對(duì)偶現(xiàn)象來(lái)源于從真實(shí)世界到邏輯世界抽象過(guò)程的不唯一性；Digital Logic Design and Application13第六章大綱要求（第六章大綱要求（1）掌握：掌握：譯碼器、編碼器、多路選擇器、異或門、比較器譯碼器、編碼器、多路選擇器、異或門、比較器、全加器等常用中規(guī)模集成電路（、全加器等常用中規(guī)模集成電路（MSI）邏輯器件）邏輯器件的功能及其工作原理；的功能及其工作原理；利用基本的邏輯門和已有的中規(guī)模集成電路（利用基本的邏輯門和已有的中規(guī)模集成電路（MSI）邏輯器件如譯碼器、編碼器、多路選擇器、異）邏輯器件如譯碼器、編碼器、多路選擇器、異或門、比較器、全加器、三態(tài)

19、器件等作為設(shè)計(jì)的或門、比較器、全加器、三態(tài)器件等作為設(shè)計(jì)的基本元素完成更為復(fù)雜的組合邏輯電路設(shè)計(jì)的方基本元素完成更為復(fù)雜的組合邏輯電路設(shè)計(jì)的方法；法；Digital Logic Design and Application14第六章大綱要求（第六章大綱要求（2）了解：了解：等效門符號(hào)（摩根定理）（等效門符號(hào)（摩根定理）（Equivalent Gate Symbols under the Generalized Demorgans Theorem）；信號(hào)名和有效電平（）；信號(hào)名和有效電平（Signal Name and Active Levels)；“圈到圈圈到圈”的邏輯設(shè)計(jì)（的邏輯設(shè)計(jì)（Bub

20、ble-to-Bubble Logic Design）；電路定時(shí)）；電路定時(shí)(Circuit Timing)；Parity Circuit (奇偶校驗(yàn)電路奇偶校驗(yàn)電路)的原理、應(yīng)用；的原理、應(yīng)用；文檔標(biāo)準(zhǔn)。文檔標(biāo)準(zhǔn)。利用硬件描述語(yǔ)言（利用硬件描述語(yǔ)言（Verilog語(yǔ)言）進(jìn)行組合邏輯語(yǔ)言）進(jìn)行組合邏輯電路基本功能單元及大中型組合邏輯電路的設(shè)計(jì)、電路基本功能單元及大中型組合邏輯電路的設(shè)計(jì)、仿真。仿真。Digital Logic Design and ApplicationMSI 列表列表15 類別類別典型芯片典型芯片功能說(shuō)明功能說(shuō)明譯碼器譯碼器/ /數(shù)據(jù)數(shù)據(jù)分配器分配器74X13874X1383

21、-83-8譯碼器譯碼器/1/1輸入輸入8 8輸出數(shù)據(jù)分配器輸出數(shù)據(jù)分配器編碼器編碼器 74X14874X1488 8輸入優(yōu)先編碼器輸入優(yōu)先編碼器數(shù)據(jù)選擇器數(shù)據(jù)選擇器/ /多路復(fù)用器多路復(fù)用器 74X15774X15774X15174X1512 2 輸入輸入 4-bit MUX4-bit MUX8 8輸入輸入1-bit MUX1-bit MUX三態(tài)器件三態(tài)器件74X54174X54174X24574X2458 8三態(tài)緩沖器三態(tài)緩沖器; ;8 8三態(tài)收發(fā)器三態(tài)收發(fā)器比較器比較器74X8574X8574X68274X6824 4位數(shù)值比較器位數(shù)值比較器 8 8位數(shù)值比較器位數(shù)值比較器奇偶校驗(yàn)器奇偶校

22、驗(yàn)器74X28074X2809 9位奇偶校驗(yàn)發(fā)生器位奇偶校驗(yàn)發(fā)生器全加器全加器74X28374X2834 4位二進(jìn)制先行進(jìn)位加法器位二進(jìn)制先行進(jìn)位加法器ALUALU74X13874X1384 4位算術(shù)邏輯單元位算術(shù)邏輯單元i ii_Li_Li ii iMMENENY YmmENENY Y1 1n n0 0i ii ii iD DmmENENY YDigital Logic Design and ApplicationMSI 使用總結(jié)使用總結(jié)根據(jù)輸入輸出關(guān)系判定使用根據(jù)輸入輸出關(guān)系判定使用MSI的類型；的類型；基本基本MSI的擴(kuò)展的擴(kuò)展根據(jù)輸入根據(jù)輸入/輸出的個(gè)數(shù)決定所需輸出的個(gè)數(shù)決定所需MSI

23、的片數(shù)；的片數(shù)；低階數(shù)據(jù)輸入用于完成片內(nèi)相應(yīng)基本功能；低階數(shù)據(jù)輸入用于完成片內(nèi)相應(yīng)基本功能；高階數(shù)據(jù)輸入用于構(gòu)成片選信號(hào)（使能）；高階數(shù)據(jù)輸入用于構(gòu)成片選信號(hào)（使能）；確定邊界輸入確定邊界輸入16Digital Logic Design and ApplicationExercise for Chap.6 17A circuit is consisted by one chip of 74X138 and one nand gate The logical function F(U,V,W,X,Y) =（ ）. A). VYUWX（0,1,2,3,5,6,7） B). VYUWX（1,2,3,

24、4,5,6,7） C). VY(U+W+X) D). VY(U+W+X) C Digital Logic Design and ApplicationExercise for Chap.6 18A priority encoder 74LS148s input is: I0-L, I1-L, I2-L, I3-L, I4-L, I5-L, I6-L, I7-L，output is Y2-L,Y1-L,Y0-L.The inputs and output are all active-low. When active-low enable input S_L=0 ,and I2-L=I4-L=I

25、5-L =0, then Y2-L,Y1-L,Y0-L is ( ). A) 110 B) 010 C) 001 D) 101 , , ,(0,1,3,7,9,13,14)w x y z, , ,(0,2,5,7,9,13,14)w x y z, , ,(0,1,3,7,8,12,15)w x y z, , ,(1,2,5,7,9,12,15)w x y zThe circuit shown in Fig.5 realize a logic function F about input variable W, X, Y. Then, the F is:( ) A) F= B) F=C) F=D

26、) F= Fig.5BADigital Logic Design and ApplicationExercise for Chap.6 19F=ZF(w,x,y,1)+ZF(w,x,y,0)=WXYZ+WXYZ+WXYZ+WXYZ+WXYZ+WXYZ+WXYZ降維降維:K-Map法法1. 邏輯代數(shù)法：利用香農(nóng)展開(kāi)定理邏輯代數(shù)法：利用香農(nóng)展開(kāi)定理Using 74X151 to realize logic function F = (W,X,Y,Z)(0,1,3,7,9,13,14)=Z(WXY+WXY+WXY+WXY+WXY)+ +Z (WXY+WXY) +(WXY + WXY)0 F=WXY1

27、+ WXYZ + WXYZ +WXY0 + WXYZ +WXYZ+ WXY0 + WXYZDigital Logic Design and Application20Exercise for Chap.6 Digital Logic Design and ApplicationExercise for Chap.6 21Digital Logic Design and ApplicationUsing 74X138 to realize logic function:F=A,B,C,D(1,3,8,11)22F=B A,C,D(1,3,4,7)Exercise for Chap.6 BF+5V

28、ACDDigital Logic Design and Application236.38Y0=ABCD Y1=ABCDY2=ABCD Y3=ABCDY4=ABCD Y5=ABCDY6=ABCD Y7=ABCDY8=ABCD Y9=ABCDdd10dd11d01d0010110100ABCDY0=ABCDY1=ABCDY2=BCD Y3=BCDY4=BCDY5=BCDY6=BCDY7=BCDY8=ADY9=ADY8,Y9Y8,Y9需要兩個(gè)輸入，需要兩個(gè)輸入，Y2Y2Y7Y7需要三個(gè)輸入，需要三個(gè)輸入，Y0Y0和和Y1Y1需要四個(gè)輸入。需要四個(gè)輸入。1111111111Y0Y1Y3Y2Y4Y5Y

29、7Y6Y8Y9Exercise for Chap.6 Digital Logic Design and Application24Examples for combinational circuits analysis and design Example 1: AnalysisExample 2: Multiplication circuitExample 3: Identify blood groupExample 4: SubtractorsExample 5: BCDExcess-3Example 6: 24218421Digital Logic Design and Applicat

30、ion25B3B2B1B0G3G2G1G0解：解：1、寫(xiě)表達(dá)式、寫(xiě)表達(dá)式2、列真值表、列真值表3、分析功能、分析功能 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1B3 B2 B1 B0G3 G2 G1 G00 0 0 00 0 0 10 0 1 1G3 = B3G2 = B3 B2G1 = B2 B1G0 = B1 B0二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路0 0 1 00 1 1 00 1 1 10

31、1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0Example 1. Analysis Digital Logic Design and Application26Exp2. Design a 2-bit multiplicator0 00 00 00 00 10 10 10 11 01 01 01 01 11 11 11 10 00 11 01 10 00 11 01 10 00 11 01 10 00 11 01 1X1 X0Y1 Y00 0 0 00 0 0 00 0 0 00 0 0 00 0 0

32、00 0 0 10 0 1 00 0 1 10 0 0 00 0 1 00 1 0 00 1 1 00 0 0 00 0 1 10 1 1 01 0 0 1P3 P2 P1 P01. Truth table inputs: X1X0, Y1Y0 outputs: P3P2P1P0 P3 = X1X0Y1Y0 Y1Y0X1X000 01 11 1000011110P21112. Using gates minimize, using K-map notice: multiple-output 3. Circuit ManipulationsDigital Logic Design and App

33、lication27Y1Y0X1X000 01 11 1000011110P2111P3 = X1X0Y1Y0Y1Y0X1X000 01 11 10000111100111111111111111Y1Y0X1X000 01 11 10000111101111P2 = X1Y1 (X1X0Y1Y0) = X1Y1P3 P2 = X1X0Y1 + X1Y1Y0 Digital Logic Design and Application28Y1Y0X1X000 01 11 1000011110P1111111Y1Y0X1X000 01 11 1000011110P01111P1 = X1Y0P3+X0

34、Y1P3P0 = X0Y01Y1Y0X1X000 01 11 1000011110P21111P3 = X1X0Y1Y0P2 = X1Y1P3Digital Logic Design and Application29比較：比較：按多輸出化簡(jiǎn)（黑色）按多輸出化簡(jiǎn)（黑色）按單個(gè)卡諾圖化簡(jiǎn)（藍(lán)色）按單個(gè)卡諾圖化簡(jiǎn)（藍(lán)色） P3 = X1 X0 Y1 Y0P2 = X1X0Y1 + X1Y1Y0P1 = X1Y1Y0 + X1X0Y0 + X0Y1Y0 + X1X0Y1P0 = X0 Y0P3 = X1X0Y1Y0P2 = X1Y1P3P1 = X1Y0P3+X0Y1P3P0 = X0Y0考慮：用譯

35、碼器實(shí)現(xiàn)考慮：用譯碼器實(shí)現(xiàn) 直接表示為標(biāo)準(zhǔn)和形式直接表示為標(biāo)準(zhǔn)和形式Digital Logic Design and Application30Example 3. Design a circuit to identify blood group設(shè)計(jì)邏輯電路判斷輸血者與受血者的血型是否符合規(guī)定。設(shè)計(jì)邏輯電路判斷輸血者與受血者的血型是否符合規(guī)定。 人的血型有人的血型有 A, B, AB, O 四種，輸血者與受血者的血型必須四種，輸血者與受血者的血型必須 符合下面的關(guān)系。符合下面的關(guān)系。ABABOABABO輸血者輸血者 受血者受血者 1. From logic description to tru

36、th tableinputs: X1X0, 對(duì)應(yīng)輸血者的血型對(duì)應(yīng)輸血者的血型 Y1Y0, 對(duì)應(yīng)受血者的血型對(duì)應(yīng)受血者的血型 A00, B01, AB10, O11 outputs: F, 符合規(guī)定為符合規(guī)定為1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 0X1X0 Y1Y0F101002. Using gates minimization, K-mapThink: using decoder using multiplexersDigital Logic Design and Application31Example 4. Design a subtractors 方

37、法一：利用真值表化簡(jiǎn)方法一：利用真值表化簡(jiǎn) 二進(jìn)制減法表（二進(jìn)制減法表（P22P22表表2-32-3） D = X Y BI BO = XY + XBI + YBI 方法二：利用加法器設(shè)計(jì)減法器方法二：利用加法器設(shè)計(jì)減法器 （XY）相當(dāng)于（相當(dāng)于（X-Y補(bǔ)）補(bǔ)）對(duì)對(duì)Y求補(bǔ)：逐位求反求補(bǔ)：逐位求反1 1X YCI COSX YCI COSX YCI COSB_LD0D1DnX0 Y0X1 Y1Xn YnDigital Logic Design and Application32Example 5. Design a BCD-to-Excess3 conversion circuit方法一：利用基本門電路（方法一：利用基本門電路（SSISSI）實(shí)現(xiàn)實(shí)現(xiàn) 1、列真值表、列真值表 0 0 1 10 1 0 00