保險箱用的4位數(shù)字代碼鎖設計1

1、保險箱用的4位數(shù)字代碼鎖設計設計者：徐斌 2907304002鄭海潮 2907304004（排名不分先后）指導老師：姜書艷自動化工程學院摘要：本次設計的任務是設計一個保險箱用的4位數(shù)字代碼鎖，我們利用數(shù)字邏輯電路，通過門電路完成設計目的，并在原有設計要求的基礎上，實現(xiàn)了密碼鎖可修改密碼的功能，這樣用戶可根據(jù)自己需要設定并隨時修改密碼。另外，我們設定了三個輸出，增強了電路的輸出功能，增加了可讀性。關鍵字：校驗密碼，預設密碼，使能，邏輯門，警報總體方案設計：1.設計思路：根據(jù)設計要求，我們設計的密碼鎖有五個輸入，四個密碼預設值和三個輸出，分別假定為a0（b0）,a1(b1),a2(b2),a3(b

2、3),en（輸入）和ready，open，alarm（輸出）。其中，a0,a1,a2,a3是用戶欲打開密碼箱時所輸入的校驗密碼；而相應的b0,b1,b2,b3是用戶預設的密碼箱的密碼；en是個開箱鑰匙孔信號（使能端），只有當它使能有效時，才會具有相應的輸出（我們的輸出均為發(fā)光二極管）。三個輸出ready,open,alarm均連接發(fā)光二極管，高電平有效，當燈ready發(fā)光時表示使能有效；當燈open發(fā)光時表示使能有效且輸入密碼正確，密碼箱打開；當燈alarm發(fā)光時表示使能有效，但是密碼輸入錯誤，密碼箱不打開;當使能en無效時，密碼箱不會打開，且不會報警。在實現(xiàn)過程中，關鍵就是預設密碼的設置及輸

3、入的校驗密碼的正確性的判斷。分別闡述如下：由于我們設計的密碼為二進制密碼，其各位的值是0或1，所以可以用邏輯開關分別連接四個預設密碼端（也可理解為輸入端，這樣的話，就有九個輸入端），用戶可根據(jù)需要自行設定密碼，比如，開關b1和開關b3置高電平，開關b2和開關b4置低電平，這樣用戶設定的密碼就是“1010”。對于輸入的校驗密碼的正確性的判斷方法，我們很容易就想到異或門的功能，即當兩個輸入相同是輸出為“1”，否則為“0”。這樣，我們可以根據(jù)輸出來判斷各個數(shù)位上的密碼數(shù)字輸入是否正確。根據(jù)以上敘述，當我們在加上使能輸入和稍加補充后，就能設計出相應的邏輯電路。2.電路設計圖：邏輯表達式為：ready=

4、en alarm=en·(b3a3)+(b2a2)+(b1a1)+(b0a0) open=(b3a3)+(b2a2)+(b1a1)+(b0a0)·en3.真值表（以預設密碼為“1100”列寫）：ena0a1a2a3readyopenalarm0dddd00010000101100011011001010110011101101001011010110110110101101111011100010111001101110101011101110111100110111011011111010111111101有以上真值表知：當輸入使能en無效（“0”）時，不管輸入密碼a0，

5、a1，a2，a3為何值，輸出均為“0”，表現(xiàn)為發(fā)光二極管不亮。只有當使能en有效且輸入為“1100”，與預置密碼相同時，輸出ready為“1”，open為“1”，alarm為“0”。4. verilog hdl語言進行仿真(1)用maxplus ii繪制電路原理圖如下：（2）由電路原理圖仿真結果如下：說明如下：為了體現(xiàn)我們設計的系統(tǒng)具有用戶自行設置和更改密碼的功能，進行仿真時，在不同的時間段，我們給b0，b1，b2，b3輸入了不同的值及其相應的a0，a1，a2，a3（有的輸入組合與b0，b1，b2，b3對應相等，有的與其對應不相等）的值，再觀察各種情況下的輸出。由以上仿真結果知，電路如實完成了

6、設計的要求。以開始波形為例，預設密碼為“0011”（b0，b1，b2，b3）；en=1，使能有效，并且用戶密碼輸入也為“0011”，與預設值相同，所以輸出ready=1，open=1，alarm=0，密碼箱打開。其他情況可類似分析。（3）由verilog語言編程仿真，代碼如下：module lock(en,b3,b2,b1,b0,a3,a2,a1,a0,ready,alarm,open);input en,b3,b2,b1,b0,a3,a2,a1,a0;output ready,alarm,open;assign ready=en;assign alarm=en&(b3a3)|(b2a2)|(b1a1)|(b0a0);assign open=(alarm)&en;endmodule（4）由verilog程序仿真結果如下：結束語：通過本課程的設計，我們學會了如何用邏輯門設計具有一定功能的電路，并使用verilog hdl語言和搭建電路原理圖進行仿真。在設計電路前，我們認真分析了設計的要求，思考具體的實現(xiàn)方法。通過認真討論，我們有了初步的想法，并在設計過程中，不斷的修正和改進，提高該電路的實用性，得出了最后的電路設計圖。由于verilog hdl語言和仿真軟件的使用是我們的自學內(nèi)容，所以在之后的工作中，我們