江蘇大學數(shù)字邏輯課程設計數(shù)字時鐘

1、-作者xxxx-日期xxxx江蘇大學數(shù)字邏輯課程設計數(shù)字時鐘【精品文檔】JIANGSU NIVERSITY課程設計報告學院：計算機科學與通信工程班級：網絡工程姓名：學號：指導老師：報告日期 ：2016年1月15日【精品文檔】目 錄.設計目的1.設計內容1.設計原理1.具體實現(xiàn)2（1）頂層圖2（2）代碼21.24進制：22. 60進制：33.動態(tài)顯示：44. 分頻器：55. 二路選擇器：66.整點報時：77.鬧鐘設置：88.alarmcmp:99.消抖：9.心得體會10.設計目的 設計一個擁有：正常的時分秒計數(shù)功能，實現(xiàn)校時校分清零的功能，利用揚聲器實現(xiàn)整點報時和鬧鐘功能的多功能數(shù)字鐘

2、。.設計內容 整個系統(tǒng)分成七個模塊進行：計時模塊、校時模塊、整點報時模塊、分頻模塊、動態(tài)掃描模塊，動態(tài)顯示模塊、鬧鐘模塊。l、能進行正常的時、分、秒計時功能，分別由6個數(shù)碼顯示24小時、60分鐘的計數(shù)器顯示。2、能利用實驗系統(tǒng)上的按鈕實現(xiàn)“校時”、“校分”功能；3、能利用揚聲器做整點報時：4、定時鬧鐘功能5、用層次化設計方法設計該電路，用硬件描述語言編寫各個功能模塊。6、報時功能。報時功能用功能仿真的仿真驗證，可通過觀察有關波形確認電路設計是否正確。.設計原理1 計時模塊：使用一個二十四進制和兩個六十進制計數(shù)器級聯(lián)，構成數(shù)字鐘的基本框架。二十四進制用于計時，六十進制用于計分和計秒。給秒計數(shù)器一

3、個1hz的時鐘脈沖，分計數(shù)器以秒計數(shù)器的進位作為計數(shù)脈沖，時計數(shù)器以分計數(shù)器的進位作為計數(shù)脈沖。2 校時模塊：分別按下校時鍵和校分鍵，計數(shù)器增至所需時分數(shù)，按下清零鍵，秒計數(shù)器歸零。此處注意事項：按鍵“抖動”消除。利用觸發(fā)器，如D觸發(fā)器，利用D觸發(fā)器邊沿觸發(fā)的特性，在除去時鐘邊沿來之前一瞬間之外的絕大部分時間都不能接受輸入，從而實現(xiàn)“消抖”。校分時，分計數(shù)器計數(shù)不應對小時位產生影響，因而需要屏蔽此時分計數(shù)器的進位信號。需要設計二路選擇器對于正常計數(shù)以及校時進行選擇。3 整點報時模塊：計時到59分50秒，每兩秒一次低音報時，整點進行高音報時，將報時信號接到實驗板上的揚聲器輸出。、4 分頻模塊：通

4、過不同進制的計數(shù)將1khz的時鐘脈沖分頻出不同頻率的時鐘脈沖，以實現(xiàn)系統(tǒng)對多頻率時鐘信號的需求。5動態(tài)顯示模塊：利用6個數(shù)碼管，將時分秒按照高低位輸出到數(shù)碼管上。其中掃描頻率超過人眼視覺暫留頻率就可以實現(xiàn)六個管同時顯示的視覺效果。6 鬧鐘模塊：需要新的計數(shù)器進行定時鬧鐘信號的存儲，與正常計時狀態(tài)實現(xiàn)切換，設計一個比較模塊使鬧鐘和計時相等時，開始鳴叫，同時需要一個按鍵能夠控制鬧鐘的開關。.具體實現(xiàn)（1）頂層圖圖一：頂層圖（2）代碼1.24進制：時計數(shù)器：模塊圖如圖。24進制無進位計數(shù)器，當計數(shù)信號計到23后再檢測到計數(shù)信號時會自動歸零。帶清零，clk輸入為分秒進位相與的結果。qh為十位，ql為個

5、位。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt24 isport(clk:in std_logic; qh,ql:out std_logic_vector(3 downto 0); tc:out std_logic);end cnt24;architecture one of cnt24 is begin process(clk) variable iql,iqh:std_logic_vector(3 downto 0):="0000" begin i

6、f clk'event and clk='1' then iql:=iql+1; if iql="1010" then iqh:=iqh+1; iql:="0000" end if; if (iqh="0010")and(iql="0100") then iqh:="0000" iql:="0000" end if; end if; ql<=iql; qh<=iqh; end process; end one; 2. 60進制： 秒計數(shù)器模

7、塊設計：六十進制帶進位計數(shù)器，可清零，clk輸入信號為1Hz脈沖，當ql計滿9后qh增加1，當ql滿9且qh記滿5，ql、qh同時歸零，co輸出為高電平。qh為十位ql為個位。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 is port(clk,clr:in std_logic; ql,qh:buffer std_logic_vector(3 downto 0); tc:out std_logic );end cnt60;architecture behavor of

8、cnt60 isbegin tc<='0' when(clk='1' and ql="0000" and qh="0110") else '1' process(clk,clr,ql,qh)variable iql,iqh:std_logic_vector(3 downto 0); begin if(clr='0'or (iql="0000" and iqh="0110")then iql:="0000" iqh:="

9、;0000" else if(clk'event and clk='1')then iql:=iql+1; if(iql="1010")then iql:="0000" iqh:=qh+1; end if; end if;end if;ql<=iql;qh<=iqh;end process;END behavor;分計數(shù)器同上。注：不同之處為分的clk輸入信號為秒的進位信號。3.動態(tài)顯示：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_U

10、NSIGNED.ALL; ENTITY dtsm is port( clk:in std_logic; h:in std_logic_vector(7 downto 0); m:in std_logic_vector(7 downto 0); s:in std_logic_vector(7 downto 0); seg7out:out std_logic_vector(6 downto 0); sel:buffer std_logic_vector(2 downto 0) );END dtsm;ARCHITECTURE beha of dtsm is signal key:std_logic_

11、vector(3 downto 0); BEGIN PROCESS(clk) variable dount:std_logic_vector(2 downto 0):="000" BEGIN IF(rising_edge(clk)then IF dount="111" then dount:="000" ELSE dount:=dount+1; END IF; END IF; sel<=dount; end process; PROCESS(sel) BEGIN CASE sel IS when "000"=

12、>key<=h(7 downto 4); when "001"=>key<=h(3 downto 0); when "010"=>key<="1010" when "011"=>key<=m(7 downto 4); when "100"=>key<=m(3 downto 0); when "101"=>key<="1010" when "110"=>key&

13、lt;=s(7 downto 4); when "111"=>key<=s(3 downto 0); when others=>null; END CASE; END PROCESS; PROCESS (key) BEGIN case key is when"0000"=>seg7out<="0111111" when"0001"=>seg7out<="0000110" when"0010"=>seg7out<="

14、;1011011" when"0011"=>seg7out<="1001111" when"0100"=>seg7out<="1100110" when"0101"=>seg7out<="1101101" when"0110"=>seg7out<="1111101" when"0111"=>seg7out<="0000111"

15、when"1000"=>seg7out<="1111111" when"1001"=>seg7out<="1101111" when"1010"=>seg7out<="1000000" when others=>null; END CASE; END PROCESS; END beha;4. 分頻器：模塊圖如圖。由四個分頻器構成，輸入信號in_clk為1024Hz脈沖信號。把輸入的1024Hz信號分頻為四個脈沖信號，即1Hz的秒脈沖，

16、4Hz的校時、校分脈沖，64Hz的消抖脈沖，以及512Hz的蜂鳴器低音輸入。：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY freq_divider IS PORT(clk : IN STD_LOGIC; hz1 : OUT STD_LOGIC; hz4 : OUT STD_LOGIC; hz64 : OUT STD_LOGIC; hz512 : OUT STD_LOGIC);END freq_divider;ARCHITE

17、CTURE rtl OF freq_divider IS SIGNAL count : STD_LOGIC_VECTOR(9 DOWNTO 0);BEGIN PROCESS(clk) BEGIN IF (clk'event and clk='1') THEN IF(count="1111111111") THEN Count <= (OTHERS =>'0'); ELSE Count <= count +1; END IF ; END IF ; END PROCESS; hz512 <= count(0); h

18、z64 <= count(3); hz4 <= count(7); hz1 <= count(9);END rtl;5. 二路選擇器：模塊圖如圖。用以進行正常計時和校時/分的選擇。alarm為經過消抖的校時/分信號。當按鍵未曾按下時，即校時/分信號沒有到來時，二選一選擇器會選擇輸出a（正常計時輸入）信號，否則當alarm按鍵按下時輸出y為校時/分輸入信號4Hz。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity

19、sel2 isport(sel:in std_logic; ip: in std_logic; a,b:out std_logic);end sel2;architecture beh of sel2 isbegin process(sel) begin if(sel='0')then a<=ip; else b<=ip; end if; end process;end beh;6.整點報時：整點報時及鬧時：模塊圖如圖在59分52秒、54秒、56秒、58秒給揚聲器賦以低音512Hz信號,在00分00秒給揚聲器賦以高音1024Hz信號,當系統(tǒng)時間與鬧鈴時間相同時給揚聲

20、器賦以高音1024Hz信號。鬧時時間為一分鐘。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity zdbs isport(mh,ml,sh,sl:in std_logic_vector(3 downto 0); sig500,sig1k: out std_logic);end zdbs;architecture behavior of zdbs isbegin sig500<='1' when mh="0101"and ml="1001

21、"and sh="0101"and( sl="0000"or sl="0010" or sl="0100"or sl="0110"or sl="1000") else '0'sig1k<='1' when mh="0000"and ml="0000"and sh="0000"and sl="0000" else '0'end beha

22、vior;7.鬧鐘設置：鬧鐘時間的設定：模塊圖如圖。由開關K1選擇鬧鐘和時間。由S1、S2脈沖鍵調節(jié)時、分。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity alarmset isport(sel:in std_logic; hclo,mclo,sclo,halr,malr,salr: in std_logic_vector(7 downto 0); h,s,m:out std_logic_vector(7 downto 0);

23、end alarmset;architecture beh of alarmset isbegin process(sel) begin if(sel='0')then h<=hclo; m<=mclo; s<=sclo; else h<=halr; m<=malr; s<="00000000" end if; end process;end beh;8.alarmcmp:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity alarmcmp isport( h,m,halr,malr: in std_logic_vector(7 downto 0); stop:in std_logi