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1、實(shí)驗(yàn)二一位全加器實(shí)驗(yàn)姓名:王雄學(xué)號(hào):專(zhuān)業(yè):數(shù)媒2班【實(shí)驗(yàn)環(huán)境】1. Windows 2000 或 Windows XP2. QuartusII 、GW48-PK或DE2-115計(jì)算機(jī)組成原理教學(xué)實(shí)驗(yàn)系統(tǒng)一臺(tái),排線(xiàn)若干?!緦?shí)驗(yàn)?zāi)康摹?、熟悉原理圖和VHDL語(yǔ)言的編寫(xiě)。 2、驗(yàn)證全加器功能?!緦?shí)驗(yàn)原理】8組數(shù)據(jù)設(shè)計(jì)一個(gè)一位全加器,能完成兩個(gè)二進(jìn)制位的加法操作,考慮每種情況下的進(jìn)位信號(hào),完成 的操作?!緦?shí)驗(yàn)步驟】1.1建立工程項(xiàng)目1.1.4原理圖設(shè)計(jì)0步驟。新建項(xiàng)目后,就可以繪制原理圖程序了。下面以一位全加器如圖 1-12所示為例,講解原理圖的編輯輸入的方法與具體(1)執(zhí)行菜單"File”
2、 t “New”,或在工具欄中單擊 D圖標(biāo),彈出如圖1-13所示的"New”對(duì)話(huà)框。在此對(duì)話(huà)框 的"Design Files”項(xiàng)中選擇"Block Diagram/Schematic File ”,在單擊"0K” 按鈕,Quartusn 10.0 的主窗口進(jìn)入如圖 1-14 所示的原理圖工作環(huán)境界面。N ew13New Quarlus II P<qedSOPC Buider System -1 Design FilesAHDLFifeBlock D iacHam/S chsmatic FileEDIF File-Stale Machine File
3、SJstemVe<tlog HDL FileTel Script FileVerilog HDL Filej L VHDL FifeH Memory Files-Hexadecimal Intel-Forfnat FileMennor Initialization Filed VercadonZD ebugging FileIrkSystem Sources and Probes FileLogic Arl>JzeT Interface FileSignal!dp II Logic Analyzer File-Vector Waveform File 自 Othej Fiies:
4、AHDL Include File-Block Symbol FileChain D ascription File-Synopsys Design ConstroinU FileCancel圖1-13“ New ”對(duì)話(huà)框(2)在如圖1-14所示的原理圖工作環(huán)境界面中單擊i '圖標(biāo)或在原理圖編輯區(qū)的空白處雙擊鼠標(biāo)或在原理圖編輯區(qū)的空白處右鍵單擊在彈出的菜單中選擇“Insert”中的任意一個(gè),彈出如圖1-15所示的元件輸入對(duì)話(huà)框,在“Name”欄中直接輸入所需元件名或在“ Libraries: ”的相關(guān)庫(kù)中找到合適的元件,再單擊“0K”按鈕,然后在原理圖編輯區(qū)中單擊鼠標(biāo)左鍵,即可將元件調(diào)
5、入原理圖編輯區(qū)中。為了輸入如圖1-12所示的原理圖,應(yīng)分別調(diào)入an d2、xor2、or3、in put、output。對(duì)于相同的器件,可通過(guò)復(fù)制來(lái)完成。例如3個(gè)and2門(mén),器操作方法是,調(diào)入一個(gè)and2門(mén)后,在該器件上單擊鼠標(biāo)右鍵,在彈出的菜單中選擇 “Copy”命令將其復(fù)制,然后在合適的位置上右鍵,在彈出的菜單中選擇 “Paste”命令將其粘帖即可。圖1-14原理圖工作環(huán)境界面SymbolLibraries:'flepetdrisert modeInsert symbM ax blackI Launch MegaWizfd Plug-InMegaWard Plug-In Manag
6、er .QK Gncel |圖1-15元件輸入對(duì)話(huà)框如果元件放置好后,需要改元件的位置時(shí),對(duì)于單個(gè)器件而言,在該器件上按住鼠標(biāo)左鍵,拖到合適的位置后再松開(kāi) 鼠標(biāo)左鍵即可;對(duì)于多個(gè)器件而言,應(yīng)該按下鼠標(biāo)左鍵框選需要移動(dòng)的所有器件,然后將光標(biāo)移動(dòng)到選擇的器件上,待光 標(biāo)變成可移動(dòng)的“十”字光標(biāo),此時(shí)按住鼠標(biāo)左鍵將其拖到合適的位置即可。如果要?jiǎng)h除元件時(shí),應(yīng)先將元件選中,然后按“Del ”鍵或右鍵在彈出的菜單中選擇“Del”。如果要旋轉(zhuǎn)元件時(shí),應(yīng)先將元件選中,然后右鍵在彈出的菜單中可選“Filp Horizontal ”冰平翻轉(zhuǎn))、“Filp Vertical ” (垂直翻轉(zhuǎn))、“ Rotate by
7、 Degrees”(逆時(shí)針?lè)较蛐D(zhuǎn),可選90° 180° 270°等命令。(3)將光標(biāo)指向元件的引腳上,光標(biāo)變成“十”字形狀,按下鼠標(biāo)左鍵并拖動(dòng),就會(huì)有導(dǎo)線(xiàn)引出,連接到另一端的 元件上后,松開(kāi)鼠標(biāo)左鍵,即可繪制好一根導(dǎo)線(xiàn),按此方法繪制好全部導(dǎo)線(xiàn),如圖1-16所示。圖1-16導(dǎo)入元件和繪制導(dǎo)線(xiàn)(注意:用鼠標(biāo)拖岀的導(dǎo)線(xiàn)只能最多轉(zhuǎn)一個(gè)彎)修改引腳名對(duì)話(huà)框圖 1-171-17所示的對(duì)話(huà)框。在此對(duì)話(huà)框的“Gerneral"頁(yè)的"Pin name(s)(4)雙擊或右鍵單擊“pin_name"輸入引腳,將彈出如圖項(xiàng)中輸入引腳名,如:S,然后單擊“確
8、定”按鈕,即可將 腳。修改后如圖1-16所示。pin_name ”輸入引腳名改為“ S”按此方法依次修改其他引(5)執(zhí)行菜單命令“ File” t “Save”或在工具欄中單擊 匚1圖標(biāo),彈出“ Save AS”對(duì)話(huà)框,在此對(duì)話(huà)框中輸入文件名并單擊保存”按鈕即可(此時(shí)最好不要更改存儲(chǔ)路徑)2.1頂層VHDL文件設(shè)計(jì)2.1.1創(chuàng)建工程和編輯設(shè)計(jì)文件首先建立工作庫(kù),以便設(shè)計(jì)工程項(xiàng)目的存儲(chǔ)。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程(Project),都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有文件的文件夾,此文件夾將被 EDA軟件默認(rèn)為工作庫(kù)(Work Library)。在建立了文件夾后就可以將設(shè)計(jì)文件通過(guò) Q
9、uartusll的文本編輯器編輯并存盤(pán),詳細(xì)步驟如下:1、 新建一個(gè)文件夾。利用資源管理器,新建一個(gè)文件夾,如:e : eda。注意,文件夾名不能用中文。2、輸入源程序。打開(kāi) QuartusII,選擇菜單“ File” t “New”,在New窗中的“ Device Design Files ”中選擇編譯文件 的語(yǔ)言類(lèi)型,這里選“ VHDL Files ”(如圖2-1所示)。然后在VHDL文本編譯窗中鍵入 VHDL程序(如圖2-2所示)。圖2-1選擇編輯文件的語(yǔ)言類(lèi)型疔 Qnrtii? TJ - E:/rpii/sinelcpii 一 singlcpn 一 vddl*vhdl3®
10、174;寺 File Edit jfi ew Fr o j e ct Ass 1 gnu ent s PxoceEwin 百 looli Vindow Help創(chuàng)昌 上皤 : i ©璨巒;哆恤鈾oTJTL阿wc收32 . -rtid 卜需d vt»<32m32 . vhd :-I1H| ux32k32 . vhd 一:需 vairayjkg. vhd*1a*1運(yùn)>Praject NavigatorMTasksFlflW: |Conipil«.li唇 vaddl.vhdFor Help,Fl1library ieee;2use ieee + std_lo
11、gic_116,l3H-«uae ieee4 std_logic_acith. all;4-USS: i豊色韋営匕日 lOgid UiiSiyned. all;5Bl entity vaddl is6Spart ( kfBfCl: m scd logic;7C0:0UT std logic8);9end vaddl;10S architecture a o± vaddl is11 begin12S<"(A KOR E) KOR CI;13C0<- (A AND B| OR (B AND CI) OR (CI AND 1L】;14end a;<&g
12、t;ProcRsirig X E卅田 1吋。2 InHo * Warning Crifcal WanningLoc 匪|Message:Ld if Csi 1恥睜DIdle圖2-2編輯輸入設(shè)計(jì)文件(頂層設(shè)計(jì)文件ADD1.VHD )電 Qua-tuf 11El他 Edit 分 ProjectAssignmentsD Hskv.art+N戸 Open.MflbseCtrl+F1BglJew Rroject Wizard.»爲(wèi) Open Projects.Ctrl+JConvert MAX+PLU5 I Project.Save ProjectC105& ProjectHatrl+
13、5圖2-3利用“ New Preject Wizard ”創(chuàng)建工程圖2-4創(chuàng)建工程文件及頂層文件Prnjret Wizard: Add Fi 1 ks 口刁生託連 tvf 石Select th.# dtsicn fllfs 心nd softvirt髦 files 7on vant to imQaikin fw jrpj*ct Clack A4d All t? vdd all d#辭p flIvt wd T-vfivw Sot« it is aptiou-lL l曲 idd. flits b.tr« niilass. ywadthgri filAi n.atctwritd l
14、il du prtijicl. diirectary, of files m which. the file none 33Fil« ji-mA11: / i!U/±h心氐舉也 J/ 亡&.tL vhd丁丹豈WL FlI*If your project LncLud>t5 LiibtrwiES of custon ip-rci fy th«ir pqtbwiv>rs: U_5.er Librnry T/ilbw 葺 I圖2-5將所有相關(guān)的文件都加入進(jìn)此工程3、文件存盤(pán)。選擇"File " t “ Save As ”,找到已設(shè)
15、立的文件夾 致,即 addl.vhd 。e : syadd1,存盤(pán)文件名應(yīng)該與實(shí)體名一3.1編譯及下載3.1.3編譯及了解編譯結(jié)果Quartusll編譯器是由一系列處理模塊構(gòu)成的,這些模塊負(fù)責(zé)對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò),邏輯綜合和結(jié)構(gòu)綜合。即將設(shè)計(jì)項(xiàng)目適配進(jìn)FPGA/CPLD目標(biāo)器中,同時(shí)產(chǎn)生多種用途的輸出文件,如功能和時(shí)序仿真文件,器件編程的目標(biāo)文件等。編譯器 首先從工程設(shè)計(jì)文件間的層次結(jié)構(gòu)描述中提取信息,包括每個(gè)低層次文件中的錯(cuò)誤信息,供設(shè)計(jì)者排除,然后將這些層次 構(gòu)建產(chǎn)生一個(gè)結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件,并把各層次中所有的文件結(jié)合成一個(gè)數(shù)據(jù)包,以便更有效地處 理。下面首先選擇Proces
16、sing菜單的"Start Compilation ”項(xiàng),啟動(dòng)全程編譯。注意這里所謂的編譯(Compilation )包括Quartusll對(duì)設(shè)計(jì)輸入的多項(xiàng)處理操作,其中包括排錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件(仿真文件與編程 配置文件)生成,以及基于目標(biāo)器件的工程時(shí)序分析等。如果工程中的文件有錯(cuò)誤,在下方的Processing處理欄中會(huì)顯示出來(lái)。對(duì)于Processing欄顯示出的語(yǔ)句格式錯(cuò)誤,可雙擊此條文,即彈出泌文件,在閃動(dòng)的光標(biāo)處(或附近)可發(fā)現(xiàn)文件中的錯(cuò)誤。再次進(jìn)行編譯直至排除所有錯(cuò)誤。我們會(huì)發(fā)現(xiàn)在Processing處理欄,編譯后出現(xiàn)如下錯(cuò)誤信息:Error:N
17、odein sta nee u1 in stabtiates un defi ned en tity DATAROM4.1仿真及芯片編程 Programming (配置configuration)記錄結(jié)果。生成時(shí)序仿真文件,記錄結(jié)果,下載到FPGA芯片上觀察并記錄結(jié)果。4.1.1建立仿真文件執(zhí)行菜單命令“ File” t “ New”,或在工具欄中單擊 D圖標(biāo),彈出圖 2-13所示的“ New”對(duì)話(huà)框。在此對(duì)話(huà)框的 “Verification/Debugging Files ”項(xiàng)中選擇“ Vector Waveform File ”,再單擊“ OK ” 按鈕,Quartus n 的主界面窗口進(jìn)
18、入如圖 2-28所示的波形文件編輯環(huán)境界面。圖2-28波形文件編輯環(huán)境界面在波形文件編輯方式下,執(zhí)行菜單命令“ Edit” t “Insert” t “|nsert Node or Bus ”;或在波形編輯窗口右邊“ Name”下的空白處單擊鼠標(biāo)右鍵,在彈出的菜單中選擇“Insert Node or Bus ”命令,即可彈出如圖2-29所示的插入節(jié)點(diǎn)或總線(xiàn)對(duì)話(huà)框。在圖2-29所示的對(duì)話(huà)框中,單擊“ Node Finder”按鈕,彈出如圖 2-30所示的“ Node Finder”對(duì)話(huà)框,在“ Filter” 欄中選擇“ Pins:all”,單擊“ List ”按鈕,這時(shí)在窗口左邊的“Nodes
19、 Found:”(節(jié)點(diǎn)建立)框中將列出該設(shè)計(jì)項(xiàng)目的全部信號(hào)節(jié)點(diǎn)。若在仿真中需要觀察全部信號(hào)的波形,則單擊窗口中間的-按鈕;若在仿真中只需觀察部分信號(hào)的波形,則首先用鼠標(biāo)單擊信號(hào)名 t單擊窗口中的按鈕,或直接雙擊信號(hào)名,選中的信號(hào)則進(jìn)入到窗口右邊的“Selected Nodes:”(被選擇的節(jié)點(diǎn))框中;如果需要?jiǎng)h除“ Selected Nodes:”框中的節(jié)點(diǎn)信號(hào),也可以用鼠標(biāo)將其選中 宀單擊窗口中的 < 按 鈕,或直接雙擊信號(hào)名;按鈕是將“ Selected Nodes:”框中的節(jié)點(diǎn)信號(hào)全部刪除。節(jié)點(diǎn)信號(hào)選擇完畢后,單擊“OK”按鈕即可。Node FinderNamed: |圖2-29插
20、入節(jié)點(diǎn)或總線(xiàn)對(duì)話(huà)框在下拉框中選擇Pins : altFilter: jpirHC al T |LMdn: I' 首JNodes Found:NameCutomize.JI“ Include subentitiesCancelSelected Nodes:圖2-30 “ Node Finder”對(duì)話(huà)框(注意:前面設(shè)置時(shí)要選擇一個(gè)設(shè)備,否則沒(méi)有Pins:all項(xiàng))4.1.2仿真設(shè)置工具Quartus n默認(rèn)的仿真時(shí)間域是 1卩s如果需要更長(zhǎng)的時(shí)間觀察仿真結(jié)果,需設(shè)置仿真時(shí)間。執(zhí)行菜單命令“ Edit ”宀“EndTime”,彈出如圖2-31所示對(duì)話(huà)框,在“ Time : ”欄中輸入合適的仿
21、真時(shí)間即可。在波形編輯界面內(nèi),左排按鈕是用于設(shè)置輸入信號(hào)的,使用時(shí),只要先用光標(biāo)在波形輸入上拖一需要改變的區(qū)域,然 后單擊左排相應(yīng)按鈕即可?;蛴益I要設(shè)置值的節(jié)點(diǎn)信號(hào),彈出如圖2-32所示快捷菜單,單擊“ Value”“Conut Value”彈出如圖2-33所示對(duì)話(huà)框,按如圖 2-35所示設(shè)置。還可以通過(guò)右鍵彈出菜單“Properties”設(shè)置信號(hào)節(jié)點(diǎn)波形以何種進(jìn)制顯示。最后,執(zhí)行菜單命令“ File” t “Save”,或在工具欄中單擊日?qǐng)D標(biāo),彈出“ Save As”對(duì)話(huà)框,在此對(duì)話(huà)框中輸入 文件名,并按下保存即可(注意:最好和編譯的文件同名如:add1)。End time extensio
22、n per signalSign-al咼 | Dir&cdoni陽(yáng)血|Extension vjluftA1叩A(chǔ)SCIIDrult extensiori valueB1叩MASCIIDefault extension valueCOInputASCIIDefault extension value口OutputASCIIDefault extension valueSOutputASCIIDeldult extension valueOKCancel圖2-31設(shè)置仿真時(shí)間域?qū)υ?huà)框邑 addl.vxvfA腹涎 ixjXEi 怎矩隙題圖2-34信號(hào)節(jié)點(diǎn)屬性設(shè)置框1=1 回;圖2-35設(shè)置了輸
23、入信號(hào)的波形編輯器NsmeAa 1EL y 2COCl'丄4sCount ValueCounting Timing.Relative to ctock settings-fC* Posrtive edgeC Negative edge * At absolute (mes:Start tinne: 0End time: 1.0確走 取消Count every:|ioloMultiplied by:F圖2-33 “Conut Value”圖中的設(shè)置表示值從 0開(kāi)始每10.0ns增加1 (可根據(jù)實(shí)際更改紅框中的值)4.1.3功能仿真執(zhí)行菜單命令“ Process in g”宀“Start Simulation ”,彈出如圖2-36所示的仿真工具對(duì)話(huà)框,選擇“Fu nctio nal ”功能仿真,單擊對(duì)話(huà)框中的圖標(biāo)按鈕,彈出打開(kāi)"對(duì)話(huà)框,找到保存的add1.vwf波形文件打開(kāi)。然后單擊“Generate FunctionalSimulation Netlist”按鈕,生成功能仿真網(wǎng)絡(luò)表。最后,單擊' 按鈕,進(jìn)行功能仿真。單擊!查看生成的 功能仿真波形圖,如圖 2-37所示。分析波形,主要分析輸入和輸出的邏輯關(guān)系。從如圖2-37所示中的波形可以看出,當(dāng)A=” 1” ,B= ” 0” ,C0=時(shí)1”S=“0”,C
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