eda實(shí)驗(yàn)報(bào)告總結(jié)

1、eda實(shí)驗(yàn)報(bào)告總結(jié)數(shù)字eda實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告學(xué)院：計(jì)算機(jī)科學(xué)與工程學(xué)院專業(yè)：通信工程學(xué)號(hào)： 0941903207姓名：薛蕾指導(dǎo)老師：錢強(qiáng) 實(shí)驗(yàn)一四選一數(shù)據(jù)選擇器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、熟悉quartusii軟件的使用。2、了解數(shù)據(jù)選擇器 的工作原理。3、熟悉eda開(kāi)發(fā)的基本流程。二、實(shí)驗(yàn)原理及內(nèi)容實(shí)驗(yàn)原理數(shù)據(jù)選擇器在實(shí)際中得到了廣泛的應(yīng)用，尤其是在通 信中為了利用多路信號(hào)中的一路，可以采用數(shù)據(jù)選擇器進(jìn) 行選擇再對(duì)該路信號(hào)加以利用。從多路輸入信號(hào)中選擇其 中一路進(jìn)行輸出的電路稱為數(shù)據(jù)選擇器?；颍涸诘刂沸盘?hào) 控制下，從多路輸入信息中選擇其中的某一路信息作為輸 出的電路稱為數(shù)據(jù)選擇器。數(shù)據(jù)選擇器又叫多路選

2、擇器， 簡(jiǎn)稱mux。4選1數(shù)據(jù)選擇器： 原理框圖：如右圖。do、di、d2、d3：輸入數(shù)據(jù)al、a0：地址變量由地址碼決定從4路輸入中選擇哪1路輸出。真值表如下圖：邏輯圖數(shù)據(jù)選擇器的原理比較簡(jiǎn)單，首先必須設(shè)置一個(gè)選擇 標(biāo)志信號(hào)，目的就是為了從多路信號(hào)中選擇所需要的一路 信號(hào)，選擇標(biāo)志信號(hào)的一種狀態(tài)對(duì)應(yīng)著一路信號(hào)。在應(yīng)用 中，設(shè)置一定的選擇標(biāo)志信號(hào)狀態(tài)即可得到相應(yīng)的某一路 信號(hào)。這就是數(shù)據(jù)選擇器的實(shí)現(xiàn)原理。三. 實(shí)驗(yàn)內(nèi)容1、分別采用原理圖和vhdl語(yǔ)言的形式設(shè)計(jì)4選1數(shù) 據(jù)選擇器2、對(duì)所涉及的電路進(jìn)行編譯及正確的仿真。電路 圖：四、實(shí)驗(yàn)程序libraryi eee:use_lo gic_;ent

3、it ymux4isp0rt(ao, al, a2, a3: inst d logic;s:instd_lo gic_vector (1downtoo) ;y:outstd_ logic) : end mux4;arc hitecturea rchmuxofmu x4isbeginyalwhens二01else 當(dāng) s二01 時(shí)，y=a la2whens二 10else-當(dāng)s二 10 時(shí)，y=a2a3;-當(dāng) s 取其它值時(shí)，y=a2e ndarchmux;五、運(yùn)行結(jié)果六. 實(shí)驗(yàn)總結(jié)真值表分析：當(dāng)js=o時(shí)，al, ao取00,01,1 0, 11時(shí)，分別可取 do, dl,d2, d3.eda

4、技術(shù)與應(yīng)用實(shí)驗(yàn)報(bào)告學(xué)院：物理與電子學(xué)院專業(yè)班級(jí)：電子信息科學(xué)與技術(shù)12 05姓名：學(xué)號(hào)：目錄實(shí)驗(yàn)一應(yīng)用qua rtus i i完成le d的驅(qū)動(dòng)3實(shí)驗(yàn)二組合邏輯電路的設(shè)計(jì)19實(shí)驗(yàn)三時(shí)序邏輯電路的設(shè)計(jì)32實(shí)驗(yàn)四：數(shù)字時(shí)鐘設(shè)計(jì)45實(shí)驗(yàn)五數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)59實(shí)驗(yàn)六序列檢測(cè)器設(shè)計(jì)74實(shí)驗(yàn)一應(yīng)用quartus i i完成led的驅(qū)動(dòng)一、實(shí)驗(yàn)?zāi)康耐ㄟ^(guò)實(shí)驗(yàn)讓用戶逐步了解、熟悉和掌握f(shuō)pga開(kāi)發(fā)軟件 quartus i i的使用方法及vh dl的編程方法。本實(shí)驗(yàn)力求以詳細(xì)的步驟和講解讓讀者以最快的方式 了解eda技術(shù)開(kāi)發(fā)以及軟件的使用而快速入門，并激起讀 者對(duì)eda技術(shù)的興趣。二、實(shí)驗(yàn)內(nèi)容sm artsopc

5、實(shí)驗(yàn)箱上有8個(gè)發(fā)光二極管l ediled8, 在quiksopc核心板上led pled 8分別于fpga芯片的第50、 5355、176和第474 9引腳相連。本實(shí)驗(yàn)的內(nèi)容是建立可用于控制led亮/滅的簡(jiǎn)單硬件 電路，要求點(diǎn)亮smartsopc試驗(yàn)箱上的4個(gè)發(fā)光二極管。具 體包括： 使用quartus i i建立工程； quart us i i工程設(shè)計(jì)； 設(shè)置編譯選項(xiàng)并編譯硬件系統(tǒng)；三、實(shí)驗(yàn)原理fpga器件同單片機(jī)一樣，為用戶提供了許多靈活獨(dú)立 的輸入/輸出i/o 口。fp ga每個(gè)i/o 口可以配置為輸入、 輸出、雙向i/o、集電極開(kāi)路和三態(tài)門等各種組態(tài)。做為輸 出口時(shí)，fpg a的i/o

6、 口可以吸收最大為24ma的電流，可 以直接驅(qū)動(dòng)發(fā)光二極管led等器件。所以只要正確分配并 鎖定引腳后，在相應(yīng)的引腳上輸出低電平“0”，就可實(shí)現(xiàn) 點(diǎn)亮該發(fā)光二極管的功能。四、實(shí)驗(yàn)步驟使用quartu s i i建立工程打開(kāi)q uartusll軟件并建立工程 在w indows桌面上選擇"開(kāi)始”一“程序”一 "altera" -*quartus i i ,打開(kāi) quartus i i 軟件，軟件界面如圖1所示。圖lquar tus i i軟件界面 在圖1中選擇fi lenewproj ectwizard來(lái)新建一 項(xiàng)工程。注意不要把new誤以為ne wprojectw

7、i zardo新建 工程向?qū)дf(shuō)明如對(duì)話框圖2所示。圖2新建工程向?qū)дf(shuō)明對(duì)話框在圖2中可以了解在新建工程的過(guò)程中要完成哪些工 作，這些工作包括：指定項(xiàng)目目錄、名稱和頂層實(shí)體；指定項(xiàng)目設(shè)計(jì)文件； 指定該設(shè)計(jì)的altera器件系列；指定用于該項(xiàng)目的其他 eda工具；項(xiàng)目信息報(bào)告。 在圖2中單擊next進(jìn)入如圖3所示對(duì)話框。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程project ,必須首先為此 工程建立一個(gè)放置與此工程相關(guān)的所有文件的文件夾，此 文件夾將被qua rtus i i默認(rèn)為工作庫(kù)。一般來(lái)說(shuō)不同的 設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，而同一工程的所有文 件都必須放在同一文件夾中。圖3中的第一欄用于指定工程所在的

8、工作庫(kù)文件夾； 第二欄用于指定工程名，工程名可以取任何名字，也可以 直接用頂層文件的實(shí)體名作為工程名；第三欄用于指定頂 層文件的實(shí)體名。本例工程的路徑為f :led_test ,工程 名與頂層文件的實(shí)體名同為led_t esto圖3新建工程路徑、名稱、頂層實(shí)體指定對(duì)話框eda實(shí)驗(yàn)報(bào)告書(shū)eda實(shí)驗(yàn)室cpld與電子cad報(bào)告班號(hào)：xxxx xxxxx 序號(hào)：xx xxx學(xué)號(hào)：xxxx xxx姓名：xxxx xxx同組同學(xué)姓名：xxxxxxx?三峽大學(xué)電氣與新能源學(xué)院1electro nicdesigna utomationl aboratory ,elec trical engineerin ge

9、da實(shí)驗(yàn)室cpld及電子cad?前言vdhl初步理解和軟件常規(guī)操作?第一章viidl中 的進(jìn)程、信號(hào)與變量?第二章并行語(yǔ)句、順序語(yǔ)句？第三章 循環(huán)語(yǔ)句、雙向口？第四章數(shù)字鐘綜合設(shè)計(jì)?第五章prote 1 原理圖、pcb圖?總結(jié)學(xué)習(xí)cpld心得和體會(huì) 前言vdhl初步理解和軟件常規(guī)操作一，vhdl的歷史1982年，誕生于美國(guó)國(guó)防部贊助的vhsic項(xiàng)目198 7年底，vhdl被i eee和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬 件描述語(yǔ)言，即ieee-107 61993年，i eee對(duì)vhdl進(jìn)行了修訂，公布了新版本的 vhdl,即iee e標(biāo)準(zhǔn)的1076-1 993版本1996年，成為vhdl綜合標(biāo)準(zhǔn)二，vhd

10、l軟件max+plusii的常規(guī)操縱方法1 ）新建文件后，輸入項(xiàng)目文件名（f訂e-project-na me）2）輸入源文件（圖形、vhdl、波形輸入方式）（m ax+plus ii-g raphicedit or； max+plu s ii-textedi tor； max+pl us ii -wavefo rmeditor）3）指定cpld型號(hào)，選擇器件（ass ign-device ）4）設(shè)置管腳、下載方式和邏輯綜合的方式（assign-globalproj ectdeviceo ption, assi gn-globall ogicsynthe sis) 5 )保存并檢查源文件(fil

11、e- project-sa vecheck)6) 指定管腳(max +plus ii -flo orplanedit or)7) 保存和編譯源文件(file -project-s avecompile )8) 生成波形文件(max+plus ii - waveformed itor)9 )仿真( max+plusii-simulator)10)下載配置(max+plus ii-programmer )第一章vhdl中的進(jìn)程、信號(hào)與變量中編程單元以及用法：（實(shí)體）：像一個(gè)黑盒子一樣，用來(lái)說(shuō)明模型外部的輸入輸出特征：用來(lái)定義模型的內(nèi)容和功能，每一個(gè)構(gòu)造體 必須有一個(gè)實(shí)體與它相對(duì)應(yīng)，所以兩者一般成對(duì)

12、出現(xiàn)；（類屬參量）：規(guī)定端口的大小、實(shí)體中子元件的數(shù)目 等；:是實(shí)體的一部分，主要用于信號(hào)的傳輸；常見(jiàn)的端口類型有in, out, ino ut, buffer；5數(shù)據(jù)類型：b it（位類型，只取'0,或）； bit_vect0r； b oolean； int eger； natur al； positiv e； real；丄ogic數(shù)據(jù)類型：ieee1164中定義的一種數(shù)據(jù)類型， 包含9種取值。電路中有三態(tài)邏輯必須用std _logic和 std _logic_vec tor；7.構(gòu)造體：描述實(shí)體的內(nèi)部結(jié)構(gòu)和邏輯功能，和實(shí)體 相聯(lián)系，一個(gè)實(shí)體可以有多個(gè)構(gòu)造體，構(gòu)造體的運(yùn)行時(shí)并 發(fā)的；

13、2. 進(jìn)程語(yǔ)句意義和用法：進(jìn)程語(yǔ)句是vhd l中最重要的語(yǔ)句，具有并行和順序行 為的雙重性，其特點(diǎn)主要有：1進(jìn)程和進(jìn)程語(yǔ)句之間是并行的關(guān)系；2.進(jìn)程內(nèi)部是 一組連續(xù)執(zhí)行的順序語(yǔ)句；3. 進(jìn)程語(yǔ)句與結(jié)構(gòu)體中的其余部分進(jìn)行信息交流是靠 信號(hào)來(lái)完成的；4.一個(gè)構(gòu)造體可以有多個(gè)進(jìn)程語(yǔ)句；5 進(jìn) 程的基本格式：【進(jìn)程標(biāo)號(hào)：】pr ocess (信號(hào)敏感表)isbegi nendproc ess 進(jìn)程標(biāo)號(hào);6.進(jìn)程舉例3e lectronicd esignautom ationlabor atory, elec tricalengi neeringeda實(shí)驗(yàn)室1 ibrary ieee;use _logi

14、c_; en tityif_cas e_55_56isp ort(a, b, c, d: instd_logic;se 1:instd_lo gic_vector (ldowntoo) ;y,z:outst d_logic);e ndif_case_55_56;ar chitecture logicofif_case_55_56 isbegini f_label: pr ocess (a, b, c, d, sei) be ginifsel 二00theny endprocess if_label; c ase_label:process (a, b, c, d, se 1) begincas

15、 eseliswh en00二zz zzzendcase ;endproc esscase_la bel; endlog ic;7.其仿真波形為4electr onicdesign automation laboratory , electrica lengineeri ngeda實(shí)驗(yàn)室3.信號(hào)的用途以及和變量的區(qū)別：信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，它的性質(zhì)類 似于連接線。它可以代表連線、內(nèi)連元件、或端口。用 “信號(hào)可以作為實(shí)體中進(jìn)程模塊之間的信息交流媒介， 信號(hào)存在于進(jìn)程外。信號(hào)定義的語(yǔ)句格式與變量相似， 信號(hào)定義也可以設(shè)置初始值。在進(jìn)程中只能將信號(hào)列入 敏感表，而不能將變量列入敏感表。信

16、號(hào)的定義格式：sign al信號(hào)名：數(shù)據(jù)類型：二初始值；信號(hào)的賦值語(yǔ)句表達(dá)式：目標(biāo)信號(hào)名4.變量的定義及特點(diǎn)：1變量是一個(gè)局部量，只能在進(jìn)程和子程序中使用。2. 必須在進(jìn)程和子進(jìn)程的說(shuō)明性區(qū)域說(shuō)明。3.不能表達(dá)連線和存儲(chǔ)元件。變量的主要作用是在進(jìn) 程中作為臨時(shí)的數(shù)據(jù)存儲(chǔ)單元。4. 定義變量的一般表述：wariab le變量名：數(shù)據(jù)類型:二初始值；5.變量賦值的 一般表述為：目標(biāo)變量名：二表達(dá)式；因此，變量賦值符號(hào)是“：二”，變量數(shù)值的改變是通 過(guò)變量賦值來(lái)實(shí)現(xiàn)的。賦值語(yǔ)句右方的“表達(dá)式”必須是 一個(gè)與“目標(biāo)變量名”具有相同數(shù)據(jù)類型的數(shù)據(jù)，這個(gè)表 達(dá)式可以是一個(gè)運(yùn)算表達(dá)式，也可以是一個(gè)數(shù)值。5.

17、 信號(hào)與變量的區(qū)別：6 .舉例說(shuō)明5el ectronicde signautoma tionlabora tory, elect ricalengin eeringeda電子設(shè)計(jì)實(shí)驗(yàn)報(bào)告學(xué)院：班級(jí)：學(xué)號(hào)：學(xué)生姓名：指導(dǎo)教師：實(shí)驗(yàn)二veriloghd l簡(jiǎn)單門電路的實(shí)現(xiàn)實(shí)驗(yàn)內(nèi)容：參考相關(guān)資料，編寫(xiě)半加器、全加器、或非門、譯碼 器的veriloghd l程序，并實(shí)現(xiàn)其仿真；1module add h(a, b, sum, cout) ; inputa, b;outputsum , cout:and ( cout, a, b); xor(sum, a, b) ; endmodu lemodule

18、add_fu (a,b , cin, sum, c out);input a, b, cin;ou tputsum, co ut;assig ncout, sum =a+b+cin; endmodulemodule (a, b, out) ; inp uta, b; outp utout; rego ut;alway s (a, b) begi ncase (a, b )2b00:out=r b0;2 ' b01:out=l j bl;2blo:out=r bl;2 'bl 1:out=l ' bl;default:out二1' bo:endcase;enden

19、dmodul emoduled ecoder_38 (out, key_in );output 7:0out;/38譯碼器輸出有8鐘狀態(tài)，所以 要8個(gè)l ed燈。/如果沒(méi)有8個(gè)led燈也沒(méi)有關(guān)系，只是 有的狀態(tài)就看不到了 input2 :0key_in; /(123)keyikey2key3 作為數(shù)據(jù)輸入 reg7 :0out;alw ays (key_in ) begincase (key_in)3do:out二8 'bl 1111110 ;/led作為狀態(tài)顯示，低電平 有效3'dl:out二8 'bllllllol ;3'd2:out二 8'blll

20、ll01 1;3, d3:out二8bl1110111;3 d4:out二8bl1101111;3d5:out=8,bllol1111;3,d6:out二8 blol11111;3' d7 : out二8' bol 111111; end caseend end modulemo duledecode 4_7 (decode out, indec) ;output6:0decodeou t;input 3:0indec;re g6:0decodeout; alwa ys (indec) b egincase (indec) /用 case 語(yǔ)句進(jìn)行譯碼 4 do: decod

21、eout=7,bl 111110;4 dl:decodeout=7, bollooo0;4'd2:decodeout二7'b1101101;4?d3:decodeout=7，bllll 001;4d4 :decodeout =7? bollool l;4'd5:dec odeout二7b 1011011;4?d6:decodeo ut=7, bloll lll;4'd7:decodeout=7 ' bllloooo;4' d8:decod eout=7,bll11111;4'd9 :decodeout 二t bllllol 1:defauit:decodeout二 t bxjendca seendendmo dule仿真：實(shí)驗(yàn)三組合邏輯電路的v erilog