集成電路原理課件-cmos

1、1集成電路原理與設(shè)計集成電路原理與設(shè)計微電子學 微電子技術(shù)是電子計算機和通信的核心技術(shù) 微電子技術(shù)的核心是集成電路（Integrated Circuit, IC）技術(shù) 微電子學是電子學的一門分支，主要研究電子或離子在固體材料中的運動規(guī)律及其應用 微電子學是以實現(xiàn)電路和系統(tǒng)的集成為目的，研究如何利用半導體的微觀特性以及一些特殊工藝，在一塊半導體芯片上制作大量的器件，從而在一個微小面積中制造出復雜的電子系統(tǒng)。集成電路(Integrated Circuit, IC)集成電路芯片的顯微照片封裝好的Intel奔騰CPU集成電路構(gòu)成本課程學習硅基CMOS工藝數(shù)字集成電路的設(shè)計學習內(nèi)容 MOS器件物理基礎(chǔ)

2、基本門電路工作原理 集成電路版圖設(shè)計及制造流程 集成電路設(shè)計方法學 Verilog語言及EDA工具 FPGA開發(fā)MOS器件物理基礎(chǔ)MOSFET的結(jié)構(gòu)襯底襯底Ldrawn：溝道總長度：溝道總長度Leff：溝道有效長度，：溝道有效長度， Leff Ldrawn2 LDMOSFET的結(jié)構(gòu)LD：橫向擴散長度：橫向擴散長度（bulk、body）tox : 氧化層厚度源極：提供載流子漏極：收集載流子MOSFET ： Metal-Oxide Semiconductor Field-Effect TransistorCMOS : 互補MOSn型MOSFET ：載流子為電子p型MOSFET ：載流子為空穴阱：局

3、部襯底MOS管正常工作的基本條件MOS管正常工作的基本條件是管正常工作的基本條件是:所有襯源（所有襯源（B、S）、襯漏（）、襯漏（B、D）pn結(jié)必須反偏結(jié)必須反偏寄生二極管寄生二極管同一襯底上的NMOS和PMOS器件寄生二極管寄生二極管*N-SUB必須接最高電位必須接最高電位VDD！*P-SUB必須接最低電位必須接最低電位VSS！*阱中阱中MOSFET襯底常接源極襯底常接源極SMOS管所有管所有pn結(jié)必須反偏結(jié)必須反偏:MOS晶體管符號晶體管符號G GD DS SS SD DG GN NM MO OS SP PM MO OS SG GD DS SS SD DG GN NM MO OS SP P

4、M MO OS SB BB BG(Gate)柵極D(Drain)漏極S(Source)源極MOSFET開關(guān)開關(guān)N型MOSFET導通時VG的值(閾值電壓)？源漏之間的電阻？源漏電阻與各端電壓的關(guān)系？NMOS晶體管工作原理導電溝道形成VGSVT、VDS=0NMOS器件的閾值電壓VTH(a)柵壓控制的柵壓控制的MOSFET (b)耗盡區(qū)的形成耗盡區(qū)的形成(c)反型的開始反型的開始 (d)反型層的形成反型層的形成形成溝道時的VG稱為閾值電壓記為VTdepTHMSFoxQV=+2 + CMSgatesilicon= -subFikTN =lnqndepsiFsubQ=4q NMS：多晶硅柵與硅襯底功函數(shù)

5、之差多晶硅柵與硅襯底功函數(shù)之差Qdep耗盡區(qū)的電荷耗盡區(qū)的電荷,是襯源電壓是襯源電壓VBS的函數(shù)的函數(shù)Cox：單位面積柵氧化層電容：單位面積柵氧化層電容2F：強反型時的表面電勢強反型時的表面電勢k：玻耳茲曼常數(shù)q：電子電荷Nsub：襯底摻雜濃度ni： 本征自由載流子濃度 si：硅的介電常數(shù)oxoxoxC=tVGSVT、 0VDSVT、VDSVGS-VT稱為飽和區(qū)NMOS溝道電勢示意圖(0VDS VGS-VT )oxGSTHdq(x)= -C Wdxv-v(x)-V邊界條件邊界條件:V(x)|x=0=0, V(x)|x=L=VDS電流公式推導VQttVQtQIddV：電荷移動的速度：電荷移動的速

6、度Qd：電荷沿移動方向的線密度：電荷沿移動方向的線密度Qd：溝道電荷密度溝道電荷密度Cox：單位面積柵電容單位面積柵電容溝道單位長度電荷溝道單位長度電荷(C/m)WCox：MOSFET單位長度的總電容單位長度的總電容Qd(x)：沿溝道點：沿溝道點x x處的電荷密度處的電荷密度V(x)：溝道溝道x x點處的電勢點處的電勢I/V特性的推導（1）電荷移動電荷移動速度速度(m/s)V(x)|x=0=0, V(x)|x=L=VDSdI = Q .vdoxGSTHQ (x) = WC (V- V(x) - V)I/V特性的推導（2）對于半導體對于半導體：DoxGSTHI= -WC V- V(x) - V=

7、 = E Ed dV V( (x x) )E E( (x x) ) = = - -d dx x且且DoxGSTHndV(x)I= WCV- V(x) - VdxDSVL2D0noxGSTH01I x= WC (V- V)V(x) -V(x) 22DnoxGSTHDSDSW1I=C(V- V )V-VL2DSVVTHGSnoxLxDdVVxVVWCdxI00)(I/V特性的推導（3）三極管區(qū)三極管區(qū)(線性區(qū)線性區(qū))每條曲線在每條曲線在VDSVGSVTH時取最時取最大值，且大小為：大值，且大小為： （ ）2DnoxGSTHDSDSW1I=C(V- V )V-V2.8L222noxDGSTHCWI=

8、(V- V )LVDSVGSVTH時溝道剛好被夾斷時溝道剛好被夾斷W稱為過驅(qū)動電壓； 稱為寬長比LGSTHV- V三極管區(qū)的nMOSFET（0 VDS VGSVT）等效為一個等效為一個壓控電阻壓控電阻2DnoxGSTHDSDSW1I=C(V- V )V-VL2DnoxGSTHDSWI=C(V- V )VLDSGSTHVVGS-VT溝道電阻隨溝道電阻隨VDS增加而增加導增加而增加導致曲線彎曲致曲線彎曲曲線開始斜曲線開始斜率正比于率正比于VGS-VTVDSVGS-VT用作恒流源條件：用作恒流源條件：工作在飽和區(qū)工作在飽和區(qū)且且VGS const！NMOS管的電流公式2noxDGSTHDSDSC W

9、I =2(V -V )V-V2L2noxDGSTHC WI=(V- V )2L0DI截至區(qū)，截至區(qū)，VGSVTH VDSVTH VDS VGS - VTHMOS管飽和的判斷條件NMOS飽和條件：飽和條件：VgsVTHN；VdVg-VTHNPMOS飽和條件飽和條件: Vgs1,是一個非理想因子是一個非理想因子)MOS管亞閾值導電特性的Pspice仿真結(jié)果VgSlogID仿真條件：仿真條件：VT0.6W/L100/2MOS管亞閾值電流管亞閾值電流ID一般為幾十一般為幾十幾百幾百nA, MOS器件模型器件模型MOS器件版圖C1:柵極和溝道之間的氧化層電容C2:襯底和溝道之間的耗盡層電容C3,C4柵極

10、和有源區(qū)交疊電容1OXCCWL2/ 4sisubFCWL qN34OvCCovCCW單位寬度交疊電容MOS器件電容C5,C6有源區(qū)和襯底之間的結(jié)電容jj=CCWEE下極板電容有源區(qū)長度單位面積下極板電容jswjsw=CC側(cè)壁電容 有源區(qū)周長單位長度側(cè)壁電容jswCjC5，C6=WEC +有源區(qū)周長j0jRBmRBCC V :m 0.30.41+V /反向電壓；內(nèi)建電勢； ：（）MOS器件電容柵源、柵漏、柵襯電容與VGS關(guān)系GDGSOvCCCW1) VGS VTH VDS VTH VDS VGS VTH飽和區(qū)jjswjswSBmmSBBSBBC(1V /)(1V /)j源極源極周長WECC=jj

11、swjswDBmmDBBDBBC(1V /)(1V /)j漏極漏極周長WECC=G BC可 以 忽 略 不 計OXGSOv2LCC3WCWGDOvCCWCMOS反相器52教學內(nèi)容 CMOS反相器的直流特性 CMOS反相器的基本特性 CMOS反相器的直流電壓傳輸特性 CMOS反相器的噪聲容限 CMOS反相器的瞬態(tài)特性 CMOS反相器的設(shè)計53CMOS反相器的直流特性反相器的直流特性 CMOS反相器的工作原理反相器的工作原理OutInVDDPMOSNMOS54利用NMOS和PMOS的互補特性獲得良好的電路性能。源、襯接法避免襯偏效應，pn結(jié)反偏或零偏，防止寄生效應。NMOS下拉開關(guān)，PMOS上拉開

12、關(guān)。CMOS反相器的直流特性反相器的直流特性 CMOS反相器的工作原理反相器的工作原理55TGSVVTGSVV晶體管是一個具有無限關(guān)斷電阻（ ）和有限導通電阻（ ）的開關(guān)。CMOS反相器的直流特性反相器的直流特性 CMOS反相器的工作原理反相器的工作原理VinVoutCLVDD56VDDVDDVinVDDVin 0VoutVoutRnRpVin=VDD，NMOS導通、PMOS截止。Vin=0，NMOS截止、PMOS導通。CMOS反相器的直流特性反相器的直流特性 CMOS反相器的重要特性反相器的重要特性 電壓擺幅等于電源電壓；電壓擺幅等于電源電壓； 無比電路，晶體管尺寸可以最小；無比電路，晶體管

13、尺寸可以最小； 低輸出阻抗低輸出阻抗 高輸入阻抗，不取任何直流電流高輸入阻抗，不取任何直流電流 電源線和地線之間沒有電流，不消耗靜態(tài)電源線和地線之間沒有電流，不消耗靜態(tài)功耗功耗57CMOS反相器的直流特性反相器的直流特性 CMOS反相器的電壓傳輸特性曲線反相器的電壓傳輸特性曲線58DDoutDSpoutDSnDDinGSpinGSnDSnDSpVVVVVVVVVVII;VoutIDnVin = VDD+VGSpIDn = - IDpVout = VDD+VDSpOutInVDDPMOSNMOSDSGSDGIDnVDSpIDpVGSp=-2.5VGSp=-1VDSpIDnVin=0Vin=1.5

14、VoutIDnVin=0Vin=1.5Vin = VDD+VGSpIDn = - IDpVout = VDD+VDSpCMOS反相器的直流特性反相器的直流特性59 CMOS反相器的電壓傳輸特性曲線反相器的電壓傳輸特性曲線圖解直流圖解直流(靜態(tài)靜態(tài))工作點：工作點：同一Vin下，|IDp|IDn，,Vout=High or LowCMOS反相器的直流特性反相器的直流特性60 CMOS反相器的電壓傳輸特性曲線反相器的電壓傳輸特性曲線VoutVin0.511.522.50.511.522.5NMOS resPMOS offNMOS satPMOS satNMOS offPMOS resNMOS sa

15、tPMOS resNMOS resPMOS satNMOS飽和條件：飽和條件：VgsVTHN；VdVg-VTHNPMOS飽和條件飽和條件: Vgs M2 M3 MN (the FET closest to the output is the smallest)Can reduce delay by more than 20%; decreasing gains as technology shrinksCMOS組合邏輯門的設(shè)計組合邏輯門的設(shè)計靜態(tài)靜態(tài)CMOS設(shè)計設(shè)計100Fast Complex Gates: Design Technique 2 Transistor orderingC2C1

16、In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcritical pathcritical pathcharged101chargedcharged1delay determined by time to discharge CL, C1 and C2delay determined by time to discharge CL1101chargeddischargeddischargedCMOS組合邏輯門的設(shè)計組合邏輯門的設(shè)計靜態(tài)靜態(tài)CMOS設(shè)計設(shè)計101Fast Complex Gates: Design Technique 3 Alternative log

17、ic structuresF = ABCDEFGHCMOS組合邏輯門的設(shè)計組合邏輯門的設(shè)計靜態(tài)靜態(tài)CMOS設(shè)計設(shè)計102Fast Complex Gates: Design Technique 4 Isolating fan-in from fan-out using buffer insertionCLCLCMOS組合邏輯門的設(shè)計組合邏輯門的設(shè)計靜態(tài)靜態(tài)CMOS設(shè)計設(shè)計103CMOS PropertiesFull rail-to-rail swing; high noise marginsLogic levels not dependent upon the relative device

18、sizes; ratiolessAlways a path to Vdd or Gnd in steady state; low output impedanceExtremely high input resistance; nearly zero steady-state input currentNo direct path steady state between power and ground; no static power dissipationPropagation delay function of load capacitance and resistance of tr

19、ansistorsCMOS組合邏輯門的設(shè)計組合邏輯門的設(shè)計靜態(tài)靜態(tài)CMOS設(shè)計設(shè)計CMOS版圖與SPICE仿真104105CMOS Process106MOSFET ： Metal-Oxide Semiconductor Field-Effect TransistorCMOS : 互補MOS n型MOSFET ：載流子為電子 p型MOSFET ：載流子為空穴N阱：局部襯底CMOS Process107CMOS Process108集成電路制作工藝集成電路制作工藝集成電路是以平面工藝為基礎(chǔ)，經(jīng)過多層加工形成的。目前集成電路絕大多數(shù)是在單晶襯底上制作的，即硅基集成電路，它的制作是以硅單晶片（晶片或

20、晶圓）為單位進行的，一個硅片（wafer）包含很多的集成電路芯片（chip，die）109晶體的生長晶體的生長110熔融液熔融液晶錠逆時針順時針氬氣籽晶夾具籽晶固體-熔融液界面RF線圈石英坩堝石墨基座直拉法拉晶機直拉法拉晶機 111112113114晶片兩面研磨晶片兩面研磨115116117118CMOS工藝流程與工藝流程與MOS電路版圖舉例電路版圖舉例 1. CMOS工藝流程工藝流程 1) 簡化簡化N阱阱CMOS工藝演示工藝演示flash 2) 清華工藝錄像：清華工藝錄像：N阱硅柵阱硅柵CMOS工藝流程工藝流程 3) 雙阱雙阱CMOS集成電路的工藝設(shè)計集成電路的工藝設(shè)計 4) 圖解雙阱硅柵圖

21、解雙阱硅柵CMOS制作流程制作流程2. 典型典型N阱阱CMOS工藝的剖面圖工藝的剖面圖3. Simplified CMOS Process Flow4. MOS電路版圖舉例電路版圖舉例 119 1) 簡化簡化N阱阱CMOS工藝演示工藝演示CMOS流程1202.1 集成電路加工的基本操作集成電路加工的基本操作121多層銅互連多層銅互連1221231、 形成某種材料的薄膜形成某種材料的薄膜 為了制造分立器件和集成電路，可以采用多種不為了制造分立器件和集成電路，可以采用多種不同的薄膜。這些薄膜可以歸為五大類：同的薄膜。這些薄膜可以歸為五大類：（1）熱氧化膜）熱氧化膜（2）電介質(zhì)層）電介質(zhì)層（3）外延

22、層）外延層（4）多晶硅）多晶硅（5）金屬薄膜。）金屬薄膜。 形成薄膜的方法：形成薄膜的方法：化學汽相淀積（化學汽相淀積（CVD）物理汽相淀積（物理汽相淀積（PVD） 熱氧化法熱氧化法 （高質(zhì)量的二氧化硅）（高質(zhì)量的二氧化硅）2.1 2.1 集成電路加工的基本操作集成電路加工的基本操作124125生長機理：生長機理：硅與氧（干氧氧化）硅與氧（干氧氧化）：Si (固體固體) O2 (氣體氣體) SiO2 (固體固體) 水蒸氣（濕氧氧化）：水蒸氣（濕氧氧化）：Si(固體固體) 2H2O(氣體氣體) SiO2(固體固體) + 2H2(氣體氣體) 在氧化過程中硅與二氧化硅界面會向硅內(nèi)移動在氧化過程中硅與

23、二氧化硅界面會向硅內(nèi)移動。硅的氧化硅的氧化1261271282.1 集成電路加工的基本操作集成電路加工的基本操作2、在各種薄膜材料上形成需要的圖形在各種薄膜材料上形成需要的圖形光刻和刻蝕：把設(shè)計好的集成電路版圖上的圖形復制到硅片光刻和刻蝕：把設(shè)計好的集成電路版圖上的圖形復制到硅片上上目前主要是光學光刻目前主要是光學光刻129光光刻刻十十步步法法工工藝：藝：130131刻蝕（刻蝕（etching） 圖形曝光是將圖形轉(zhuǎn)移到覆蓋在半導體硅圖形曝光是將圖形轉(zhuǎn)移到覆蓋在半導體硅片表面的光刻膠上的過程。為了電路的生產(chǎn)，片表面的光刻膠上的過程。為了電路的生產(chǎn)，這些圖形必須再轉(zhuǎn)移到光刻膠下面組成器件的這些圖形

24、必須再轉(zhuǎn)移到光刻膠下面組成器件的各薄層上。這種圖形的轉(zhuǎn)移是采用刻蝕工藝來各薄層上。這種圖形的轉(zhuǎn)移是采用刻蝕工藝來完成的，即選擇性的刻蝕掉該薄層上未被掩蔽完成的，即選擇性的刻蝕掉該薄層上未被掩蔽的部分。的部分。132濕法化學刻蝕和干法刻蝕：濕法化學刻蝕和干法刻蝕：不能精確控制刻蝕速不能精確控制刻蝕速率，很難實現(xiàn)精細圖率，很難實現(xiàn)精細圖形。形。133反應離子刻蝕（反應離子刻蝕（Reaction Ion Etching，簡稱，簡稱RIE刻蝕）刻蝕）正膠和負膠的區(qū)別正膠和負膠的區(qū)別1342.1 集成電路加工的基本操作集成電路加工的基本操作3、摻雜摻雜 通過摻雜可以在硅襯底上形成不同類型的半導體通過摻雜

25、可以在硅襯底上形成不同類型的半導體區(qū)域，構(gòu)成各種器件結(jié)構(gòu)。摻雜工藝的基本思想就區(qū)域，構(gòu)成各種器件結(jié)構(gòu)。摻雜工藝的基本思想就是通過某種技術(shù)措施，將一定濃度的是通過某種技術(shù)措施，將一定濃度的價元素，如價元素，如硼，或硼，或價元素，如磷、砷等摻入半導體襯底。價元素，如磷、砷等摻入半導體襯底。摻雜：將需要的雜質(zhì)摻入特定的半導體區(qū)域中，以摻雜：將需要的雜質(zhì)摻入特定的半導體區(qū)域中，以 達到改變半導體電學性質(zhì)，形成達到改變半導體電學性質(zhì)，形成PN結(jié)、電阻、歐姆結(jié)、電阻、歐姆接觸接觸磷磷(P)、砷、砷(As) N型硅型硅硼硼(B) P型硅型硅摻雜工藝：擴散、離子注入摻雜工藝：擴散、離子注入1352.2 典型的

26、典型的CMOS結(jié)構(gòu)和工藝結(jié)構(gòu)和工藝MOSMOS晶體管的全稱是金屬晶體管的全稱是金屬- -氧化物氧化物- -半導體場效應晶體管半導體場效應晶體管（Metal-Oxide-Semiconductor Field Effect Metal-Oxide-Semiconductor Field Effect Transistor, Transistor, 簡稱簡稱MOSFETMOSFET），），CMOSCMOS集成電路是利用集成電路是利用NMOSNMOS和和PMOSPMOS的互補性來改善電路性能的，因此叫做互補的互補性來改善電路性能的，因此叫做互補MOSMOS集成電集成電路。由于柵極通過二氧化硅絕緣層和

27、其他區(qū)域隔離，路。由于柵極通過二氧化硅絕緣層和其他區(qū)域隔離，MOSMOS晶晶體管又叫做絕緣柵場效應晶體管。體管又叫做絕緣柵場效應晶體管。136重要的結(jié)構(gòu)參數(shù)：重要的結(jié)構(gòu)參數(shù)： L W tox xjL W tox xj注意：溝道長度應該是源、漏區(qū)注意：溝道長度應該是源、漏區(qū)和襯底形成的冶金結(jié)之間的距離，和襯底形成的冶金結(jié)之間的距離，它和版圖上設(shè)計的多晶硅的柵長它和版圖上設(shè)計的多晶硅的柵長LGLG是有差別。是有差別。L=LL=LG G-2L-2LD DL LD D0.8xj0.8xj實際溝道寬度：實際溝道寬度：W=WA-2WD137面積=隔離區(qū)MOSFET的面積隨著柵長（最小特征尺寸）的減小而減小

28、的面積隨著柵長（最小特征尺寸）的減小而減小 138MOSMOS晶體管的分類：晶體管的分類： 按導電載流子的類型：按導電載流子的類型： n n溝道溝道MOSMOS晶體管晶體管 p p溝道溝道MOSMOS晶體管晶體管 按工作模式分：按工作模式分： 增強型增強型MOSMOS晶體管晶體管 常截止器件常截止器件 耗盡型耗盡型MOSMOS晶體管晶體管 常導通器件常導通器件四種情況四種情況單極晶體管和雙極晶體管的區(qū)別單極晶體管和雙極晶體管的區(qū)別139140001412.2.2 n阱阱CMOS結(jié)構(gòu)和工藝結(jié)構(gòu)和工藝選擇無缺陷的選擇無缺陷的晶向單晶硅片。硅界面態(tài)密度低，晶向單晶硅片。硅界面態(tài)密度低，缺陷少，遷移率

29、高，有利于提高器件性能。缺陷少，遷移率高，有利于提高器件性能。*N-SUB接VDD！*P-SUB接地！MOS管所有pn結(jié)必須反偏:1422.2.3 體硅CMOS中的閂鎖效應 閂鎖效應 (Latch-Up)是CMOS集成電路存在一種寄生電路的效應，它會導致VDD和VSS短路，使得晶片損毀。這種效應是早期CMOS技術(shù)不能被接受的重要原因之一。在制造技術(shù)發(fā)展和充分了解電路設(shè)計技巧之后，這種效應已經(jīng)可以被控制了。 在CMOS晶片中，在電源VDD和地線GND之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路，它的存在會使VDD和GND之間產(chǎn)生大電流，從而破壞芯片或者引起系統(tǒng)錯誤。143

30、CMOS電路中的寄生電路中的寄生PNPN效應效應 1.VoutVDD， Q3導通，Q2有基極電流，并在RS上有壓降，Q2 發(fā)射結(jié)正偏，Q2 導通，有電流流過RW，使Q1的基極電壓小于VDD，Q1導通，Q2的基極X電壓更大，Q1的基極電壓更小，則Q1和Q2循環(huán)放大，電流增大。并使VDD和地之間的電壓為（Von+VCES），成為 閂鎖效應。2.Vout0，Q4導通，為Q1提供基極電流，Y電壓下降，Q1導通，X電壓上升，Q2導通Y電壓進一步下降，Q1更加導通，如此循環(huán)。XY144 2、防止閂瑣的措施：、防止閂瑣的措施： （1）減小阱區(qū)和襯底的寄生電阻RS、RW，減小寄生雙極晶體管發(fā)射結(jié)的正向偏壓，防

31、止Q1，Q2導通。 （2）降低寄生雙極晶體管的增益 （3）使襯底加反向電壓，降低寄生管的基極電壓，使其不易導通。 （4）加保護環(huán)（Guard Ring）可以削弱寄生晶體管之間的耦合作用。（p28圖2.2-11） （5）用外延襯底，在先進的CMOS工藝中，采用P襯底上由p外延層的硅片，使寄生pnp管的集電極電流主要被P襯底收集，從而極大減小了寄生npn管的基極電流，使npn管失去作用。 （6）采用SOI CMOS技術(shù)是消除閂鎖效應的最有效途徑。145 版圖(Layout) 集成電路的版圖定義為制造集成電路時所用的掩模上的幾何圖形。 版圖版圖是集成電路從設(shè)計走向制造的橋梁，它包含了集成電路尺寸、各

32、層拓撲定義等器件相關(guān)的物理信息數(shù)據(jù)。 集成電路制造廠家根據(jù)這些數(shù)據(jù)來制造掩膜。 2.2.4 CMOS版圖設(shè)計規(guī)則版圖設(shè)計規(guī)則 掩模圖掩模圖 的作用的作用掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關(guān)片上物理層的尺寸直接相關(guān)。 146CMOS processp+p+p-147Process (Inverter)p-subP-diffusionN-diffusionPolysiliconMetalLegend of each layercontactN-wellGND低氧低氧場氧場氧p-subp+InVDDS G DD

33、G S圖例圖例148Layout and Cross-Section View of InverterInTop View or LayoutCross-Section ViewP-diffusionN-diffusionPolysiliconMetalLegend of each layercontactVDDGNDGNDOutVDDInverterInOutN-well圖例圖例149Process field oxidefield oxidefield oxide150幾何圖形包括：幾何圖形包括：N阱、有源區(qū)、多晶硅、n+和p+注入、接觸孔以及金屬層。151版圖幾何設(shè)計規(guī)則版圖幾何設(shè)計規(guī)則

34、 層次層次 人們把設(shè)計過程抽象成若干易于人們把設(shè)計過程抽象成若干易于處理的概念性版圖層次，這些層次代處理的概念性版圖層次，這些層次代表線路轉(zhuǎn)換成硅芯片時所必需的掩模表線路轉(zhuǎn)換成硅芯片時所必需的掩模圖形。圖形。 152幾點注意：幾點注意：（1）由于制造過程中不可避免地存在對準偏差，所以為保證晶體管被包含在n阱內(nèi)，應使n阱環(huán)繞器件時留有足夠的余量。（2）每個有源區(qū)都被相應的注入?yún)^(qū)圖形包圍，且有源區(qū)邊界與注入?yún)^(qū)邊界之間有足夠的間距。（3）柵區(qū)需要一塊獨立的掩模。（4）接觸孔掩模窗口提供了有源區(qū)和多晶硅到第一層金屬的連接。153設(shè)計規(guī)則 由于器件的物理特性和工藝的限制，芯片上物理層的尺寸,進而版圖的設(shè)

35、計必須遵守特定的規(guī)則特定的規(guī)則。 涉及規(guī)則就是不管制作工藝的每一步出現(xiàn)什么樣的偏差都能保證正確制造晶體管和各種連接的一套規(guī)則。 這些規(guī)則是各集成電路制造廠家根據(jù)本身的工藝特工藝特點點和技術(shù)水平技術(shù)水平而制定的。 因此不同的工藝，就有不同的設(shè)計規(guī)則。154廠家提供設(shè)計規(guī)則 設(shè)計者只能根據(jù)廠家提供的設(shè)計規(guī)設(shè)計者只能根據(jù)廠家提供的設(shè)計規(guī)則進行版圖設(shè)計則進行版圖設(shè)計。 嚴格遵守設(shè)計規(guī)則可以極大地避免由于短路、斷路造成的電路失效和容差以及寄生效應引起的性能劣化。 155版圖幾何設(shè)計規(guī)則版圖幾何設(shè)計規(guī)則最小寬度掩模上定義的幾何圖形的寬度（和長度）必須大于一個最小值，該值由光刻和工藝的水平?jīng)Q定。156版圖幾

36、何設(shè)計規(guī)則版圖幾何設(shè)計規(guī)則最小間距在同一層掩模上，各圖形之間的間隔必須大于最小間距，在某些情況下，不同層的掩模圖形的間隔也必須大于最小間距。157版圖幾何設(shè)計規(guī)則版圖幾何設(shè)計規(guī)則最小包圍N阱和p+注入?yún)^(qū)在環(huán)繞晶體管時應有足夠的余量，以確保即使在出現(xiàn)制造偏差時器件部分始終在n阱和p+注入?yún)^(qū)里面。158版圖幾何設(shè)計規(guī)則版圖幾何設(shè)計規(guī)則最小延伸有些圖形在其它圖形的邊緣外還應至少延長一個最小長度。159160 版圖幾何設(shè)計規(guī)則版圖幾何設(shè)計規(guī)則 從設(shè)計的觀點出發(fā)，設(shè)計規(guī)則可以分設(shè)計規(guī)則可以分為三部分：為三部分： （1）各層圖形的最小尺寸即最小線寬；（2）同一層次圖形之間的最小間距； （3）不同層次圖形之

37、間的對準容差，或叫套刻間距。有幾種方法可以用來描述設(shè)計規(guī)則。其中包括： 以微米分辨率來規(guī)定的微米規(guī)則以微米分辨率來規(guī)定的微米規(guī)則 以特征尺寸為基準的以特征尺寸為基準的規(guī)則規(guī)則 161版圖的驗證 DRC LVS XRC162163dB(S11)dB(S12)dB(S22)dB(S21)164SPICE電路仿真基礎(chǔ) 原理圖與網(wǎng)表A BJT AMPVCC 1 0 6Q1 2 3 0 MQRC 1 2 680RB 2 3 20KRL 5 0 1KC1 4 3 10UC2 2 5 10UVI 4 0 AC 1.MODEL MQ NPN IS=1E-14+BF=80 RB=50 VAF=100.OP.EN

38、D其中.MODEL為模型語句，用來定義BJT晶體管Q1的類型和參數(shù)。分析結(jié)果如下：（1）電路靜態(tài)工作點（27oC）NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE 1 6 2 2.099 3 0.7031NODE VOLTAGE NODE VOLTAGE 4 0 5 0（2）獨立電壓源電流和總功耗VOLTAGE SOURCE CURRENTSNAME CURRENTVCC -5.735E-03TAOTAL POWER DISSIPATION 3.44E-02 WATTS(3) 晶體管Q1的靜態(tài)電流、電壓和小信號模型參數(shù)如下：NAME Q1 RPI 3.70E+02M

39、ODEL MQ RX 5.00E+01IB 6.98E-05 RO 1.79E+04IC 5.67E-03 CBE 0.00E+00VBE 7.03E-01 CBC 0.00E+00VBC -1.40E+00 CBX 0.00E+00 VCE 2.10E+00 CJS 0.00E+00BETADC 8.11E+01 BETAAC 8.11E+01GM 2.19E-01 FT 3.49E+18電路分析類型.OP 直流工作點分析 .TRAN 瞬態(tài)分析.DC 直流掃描分析 .FOUR 傅里葉分析.TF 傳輸函數(shù)計算 .MC 蒙特卡羅分析.SENS 靈敏度分析 .STEP 參數(shù)掃描分析.AC 交流小信

40、號分析 .WCASE 最壞情況分析.NOISE 噪聲分析 .TEMP 溫度設(shè)置MOS場效應晶體管及其SPICE模型 MOS管的結(jié)構(gòu)尺寸縮小到亞微米范圍后，多維的物理效應和寄生效應使得對MOS管的模型描述帶來了困難。模型越復雜，模型參數(shù)越多，其模擬的精度越高。但高精度與模擬的效率相矛盾。依據(jù)不同需要，常將MOS模型分成不同級別。SPICE2中提供了幾種MOS場效應管模型，并用變量LEVEL來指定所用的模型。LEVEL1 MOS1模型 Shichman-Hodges模型LEVEL2 MOS2模型 二維解析模型LEVEL3 MOS3模型 半經(jīng)驗短溝道模型LEVEL4 MOS4模型 BSIM（Berk

41、eley short-channel IGFET model）模型LEVEL=1模型 基于Shichman-Hodges提出的簡單模型 模型公式簡單、便于記憶、模型參數(shù)少，且參數(shù)物理意義明確，節(jié)省運算時間。手工初步分析估算電路的性能。 針對長溝道MOS器件，除了飽和區(qū)溝道長度調(diào)制效應，沒有考慮其他二級效應。LEVEL=2模型 考慮了短溝道和窄溝道效應，高電場下的遷移率退化和速度飽和，亞閾值電流。 基于物理的解析模型，易于通過參數(shù)提取獲得模型參數(shù)。 模型公式比較復雜、精度不高。LEVEL=3模型 半經(jīng)驗模型。 為了克服LEVEL=2模型公式復雜的缺點，采用了較為簡單的模型公式來提高計算效率，同時

42、用一些經(jīng)驗參數(shù)擬合來保證模型的精確性。 考慮了漏致勢壘降低效應對閾值電壓的影響。 BSIM（Berkeley short-channel IGFET model）模型是專門為短溝道MOS場效應晶體管而開發(fā)的模型。在BSIM3模型中考慮了下列效應：（1）短溝和窄溝對閾值電壓的影響；（6）漏感應引起位壘下降；（2）橫向和縱向的非均勻摻雜； （7）溝道長度調(diào)制效應；（3）垂直場引起的載流子遷移率下降（8）襯底電流引起的體效應，（4）體效應； （9）次開啟導電問題；（5）載流子速度飽和效應； （10）漏源寄生電阻。 同時考慮了MOS晶體管的弱反型和強反型區(qū)的特性，是基于小尺寸器件的物理建立的模型。 考

43、慮了溝道區(qū)非均勻摻雜的影響以及參數(shù)對器件幾何尺寸的依賴關(guān)系。是基于參數(shù)的模型，而模型參數(shù)是基于工藝特性獲得。 在SPICE應用中，BSIM是目前較為精確、有效的模型。 模型的參數(shù)比較多，給參數(shù)提取帶來了困難。由于BSIM是依賴于參數(shù)的模型，因此做好參數(shù)提取，獲得合適的模型參數(shù)是非常重要的。四種MOS晶體管模型的比較LEVEL=1的模型只能粗略估算電路性能，更適合于手工計算使用；LEVEL=2的模型比較偏重物理，考慮了主要二級效應。但是存在收斂性問題，且比LEVEL=3占用CPU時間多。由于該模型物理概念明確，因此仍是一個經(jīng)常使用的模型。LEVEL=3的模型盡管是半經(jīng)驗模型，只要給出合適的參數(shù)模

44、型，可以獲得較為滿意的結(jié)果，比LEVEL=2節(jié)省運算時間，使它更適合于在電路模擬中使用。LEVEL=4的模型也是基于物理的，不過有大量的受溝道長度和寬度影響的參數(shù)，需要大量的不同尺寸器件來提取這些參數(shù)。dB(S11)dB(S21)dB(S22)dB(S12)Pre-Layout Simulation Layout Creation Post-Layout SimulationElectronic Design Automatic , 電子設(shè)計自動化電子設(shè)計自動化SPICE簡介：簡介： 用于模擬電路仿真的用于模擬電路仿真的SPICE（Simulation Program with Integra

45、ted Circuit Emphasis）軟件于）軟件于1972年由美國加州大年由美國加州大學伯克利分校的計算機輔助設(shè)計小組利用學伯克利分校的計算機輔助設(shè)計小組利用FORTRAN語言開發(fā)而語言開發(fā)而成，主要用于大規(guī)模集成電路的計算機輔助設(shè)計。成，主要用于大規(guī)模集成電路的計算機輔助設(shè)計。 SPICE的正式實用版的正式實用版SPICE 2G在在1975年正式推出，但是年正式推出，但是該程序的運行環(huán)境至少為小型機。該程序的運行環(huán)境至少為小型機。1985年，加州大學伯克利分年，加州大學伯克利分校用校用C語言對語言對SPICE軟件進行了改寫，軟件進行了改寫，1988年年SPICE被定為美被定為美國國家工

46、業(yè)標準。國國家工業(yè)標準。 與此同時，各種以與此同時，各種以SPICE為核心的商用模擬電路仿真軟件，為核心的商用模擬電路仿真軟件，在在SPICE的基礎(chǔ)上做了大量實用化工作，從而使的基礎(chǔ)上做了大量實用化工作，從而使SPICE成為最成為最為流行的電子電路仿真軟件。為流行的電子電路仿真軟件。 從電視機、手機、電腦到航天飛機、衛(wèi)星，集成電路從電視機、手機、電腦到航天飛機、衛(wèi)星，集成電路技術(shù)對人們生活及科學進步的作用令人矚目。幾十年來，技術(shù)對人們生活及科學進步的作用令人矚目。幾十年來，集成電路單塊芯片上集成的晶體管數(shù)目成指數(shù)規(guī)律上升。集成電路單塊芯片上集成的晶體管數(shù)目成指數(shù)規(guī)律上升。集成電路復雜度的增加使

47、得集成電路的設(shè)計必須依靠集成電路復雜度的增加使得集成電路的設(shè)計必須依靠EDA技術(shù)，技術(shù)，集成電路模擬技術(shù)集成電路模擬技術(shù)正是正是EDA中的關(guān)鍵技術(shù)之一。中的關(guān)鍵技術(shù)之一。 集成電路生產(chǎn)工藝在過去幾十年里得到了極大的發(fā)展，但集成電路生產(chǎn)工藝在過去幾十年里得到了極大的發(fā)展，但集成電路的生產(chǎn)成本卻在不斷提高，例如在集成電路的生產(chǎn)成本卻在不斷提高，例如在90nm工藝下，集工藝下，集成電路制造成本已超過成電路制造成本已超過100萬美元。集成電路制造成本如此之萬美元。集成電路制造成本如此之高，因此要求集成電路能夠一次性設(shè)計生產(chǎn)成功。但是，集成高，因此要求集成電路能夠一次性設(shè)計生產(chǎn)成功。但是，集成電路功能如

48、此之復雜，離開了設(shè)計自動化技術(shù)，設(shè)計者無法保電路功能如此之復雜，離開了設(shè)計自動化技術(shù)，設(shè)計者無法保證電路設(shè)計的正確性。集成電路模擬技術(shù)通過建立電路模型，證電路設(shè)計的正確性。集成電路模擬技術(shù)通過建立電路模型，采用數(shù)值分析技術(shù)和計算機軟件工程技術(shù)開發(fā)電路模擬的軟件采用數(shù)值分析技術(shù)和計算機軟件工程技術(shù)開發(fā)電路模擬的軟件工具。借助集成電路模擬工具，設(shè)計者可以在集成電路生產(chǎn)之工具。借助集成電路模擬工具，設(shè)計者可以在集成電路生產(chǎn)之前對電路行為進行仿真、功能進行驗證，從而保證電路設(shè)計成前對電路行為進行仿真、功能進行驗證，從而保證電路設(shè)計成功。功。 電路模擬技術(shù)的發(fā)展始于通用電路模擬技術(shù)。通電路模擬技術(shù)的發(fā)展

49、始于通用電路模擬技術(shù)。通用電路模擬技術(shù)是電路級的模擬技術(shù)，通過晶體管、用電路模擬技術(shù)是電路級的模擬技術(shù)，通過晶體管、基本電路元件來描述集成電路的行為。借助高精度的基本電路元件來描述集成電路的行為。借助高精度的晶體管模型和數(shù)值分析算法達到很高的模擬精度，但晶體管模型和數(shù)值分析算法達到很高的模擬精度，但是模擬速度很慢，只適用于中小規(guī)模集成電路的模擬。是模擬速度很慢，只適用于中小規(guī)模集成電路的模擬。 通用電路模擬的主要技術(shù)包含以下幾個步驟。通用電路模擬的主要技術(shù)包含以下幾個步驟。首先根據(jù)克?；舴蚨梢约熬w管模型建立描述電路首先根據(jù)克希霍夫定律以及晶體管模型建立描述電路行為的電路方程，即非線性的微分

50、代數(shù)方程組。行為的電路方程，即非線性的微分代數(shù)方程組。第二步通過對微分方程進行時域離散得到非線性的代第二步通過對微分方程進行時域離散得到非線性的代數(shù)方程組。數(shù)方程組。第三步采用迭代方法將非線性代數(shù)方程組轉(zhuǎn)化為線性第三步采用迭代方法將非線性代數(shù)方程組轉(zhuǎn)化為線性代數(shù)方程組。代數(shù)方程組。最后對線性代數(shù)方程組進行求解，得到電路的響應。最后對線性代數(shù)方程組進行求解，得到電路的響應。 SPICE于于1975年誕生于美國加州大學伯克萊分校，后來年誕生于美國加州大學伯克萊分校，后來被引入工業(yè)界，成為至今仍被廣泛使用的通用電路模擬的被引入工業(yè)界，成為至今仍被廣泛使用的通用電路模擬的經(jīng)典軟件工具。如表經(jīng)典軟件工具

51、。如表1列出的列出的HSPICE、VIRTUOSO SPECTRE CIRCUIT SIMULATOR、Eldo分別是分別是Synopsys、Cadence、Mentor公司的目前的公司的目前的高精度通高精度通用電路模擬器用電路模擬器，這些工具由，這些工具由SPICE衍變而來。衍變而來。CMOS和NMOS電路性能比較 我們以反相器為例比較CMOS與NMOS電路的性能，右圖為NMOS反相器的基本結(jié)構(gòu)。工作原理分析缺點：功耗輸入管和驅(qū)動管輸入管和驅(qū)動管當VinVT后M1導通，輸出開始下降，VDD和地之間有電流。LoutDDRLRVVI當Vin=VDD時，M1工作在線性區(qū)，可以推出)(22TDDrD

52、DOLVVKVV1KRVKLDDr 如果把CMOS反相器中的PMOS管作為負載元件，則CMOS反相器和NMOS反相器的性能差別主要是負載元件的性能差別引起的。 由于NMOS反相器中的負載元件是常導通的，因此輸出低電平?jīng)Q定于電路的分壓比，是有比反相器，達不到最大邏輯擺幅，而且有較大的靜態(tài)功耗。CMOS反相器中的PMOS管是作為開關(guān)器件，在輸出高電平時只有PMOS導通，在輸出低電平時只有NMOS導通，因此是無比電路，可以獲得最大的邏輯擺幅，而且不存在直流導通電流，有利于減小靜態(tài)功耗。 4.3 類NMOS邏輯電路 靜態(tài)CMOS邏輯門利用NMOS管和PMOS管的互補特性，使上拉通路和下拉通路輪流導通，

53、從而獲得很好的電路性能。然而這種電路的最大缺點是針對每個輸入都需要NMOS管和PMOS兩個管子因而不利于減小面積和提高集成度。在VLSl中，對某些性能要求不太高，但是希望面積盡可能小的電路可以采用類NMOS電路形式。在類NMOS電路中只用NMOS管串、并聯(lián)構(gòu)成的邏輯功能塊，而上拉通路用一個常導通PMOS管代替復雜的PMOS邏輯功能塊，如圖所示。 因此，對n輸入邏輯門，類NMOS電路只需要(n+1)個MOS管，對多輸入情況可以比常規(guī)的靜態(tài)CMOS邏輯門節(jié)省近一半器件。 用類NMOS電路實現(xiàn)組合邏輯時，構(gòu)成特點與靜態(tài)CMOS邏輯門中NMOS邏輯塊一樣，相當于類NMOS取CMOS電路中的NMOS邏輯

54、塊。類NMOS電路也是實現(xiàn)最終帶非的邏輯功能。 在分析類NMOS邏輯電路時，也和分析靜態(tài)CMOS邏輯電路一樣，把整個NMOS邏輯塊等效為一個MOS管，用等效反相器分析電路性能。下面以類NMOS反相器為例分析這種電路的性能。 在直流條件下，IDN=IDP，根據(jù)不同工作區(qū)的電流公式，可以得到輸出電壓隨輸入的變化關(guān)系，即直流電壓傳輸特性。 當輸入是低電平時，N管截止，P管在線性區(qū)，則VOH=VDD。當輸入是高電平時，N管在線性區(qū)而P管在飽和區(qū)，此時輸出低電平為 從以上分析看出，類NMOS電路不是無比電路，不再具有無比電路的優(yōu)點。由于PMOS負載是常通的，在輸出低電平時存在電源到地的直流通路，輸出低電

55、平不是0，而是決定于N管和P管的導通電阻的分壓比。為了保證的電平合格，必須設(shè)計合適的比例因子，因此這種電路叫做有比電路。由于輸出低電平時存在直流導通電流，電路有較大的靜態(tài)功耗 從直流特性看，為了降低功耗，同時保證輸出低電平合格，都不希望PMOS的導電因子太大，但太小將使電路的上升時間增加。 類NMOS電路的上升時間分析與CMOS反相器相同，忽略PMOS負載電流，下降時間的分析也與CMOS反相器相同。DDTPDDPSVVVKP2)(4.4 MOS4.4 MOS傳輸門邏輯電路 MOS晶體管的源、漏區(qū)是完全對稱的結(jié)構(gòu)，因此MOS晶體管的源、漏極可以互換。這種雙向?qū)ㄌ匦越o它的應用帶來極大的靈活性。對

56、于源、漏極不固定，可以雙向傳送信號的MOS晶體管叫做傳輸管（pass transistor）或傳輸門（Transmission Gate，簡稱TG）。4.4.1 MOS傳輸門的基本特性1、傳輸門的傳輸特性 先以NMOS為例，分析傳輸門的性能，對單個MOS管做傳輸門一般叫做傳輸管。如右圖所示。管子的柵極接一個控制信號，源極和漏極分別作為輸入和輸出端。當Vc是低電平時N管截止，把輸人和輸出隔開，不傳送信號；當Vc是高電平時，N管導通，把輸人和輸出連通使輸入信號傳送到輸出端。 如果輸入固定在高電平，當柵極控制信號Vc變?yōu)楦唠娖絍DD時，NMOS 傳輸管導通可以對輸出端的負載電容充電，使輸出上升為高電

57、平。在傳輸高電平過程中輸入端是NMOS管的漏極，輸出端是源極。若控制信號的高電平也是VDD ，則NMOS管始終工作在飽和區(qū)。當Vout VDD VTN， N管截止，傳輸高電平過程結(jié)束。輸出高電平只能達到VDD VTN，也就是有閾值損失。減小NMOS管的閾值電壓或提高控制信號電壓，可以提高輸出電平。 如果輸入是低電平，且輸出端初始是高電平，當控制信號Vc變?yōu)楦唠娖綍r，N管導通，可以對負載電容放電，把輸入端的低電平傳到輸出端。此時，輸入端是N管的源極，輸出端是漏極，因此柵壓恒定。隨著輸出電平下降，N管從初始的飽和區(qū)最終進入線性區(qū)。直到VDSVoutVin0時電流才為0，使低電平無損失的傳送到輸出端

58、。MOS傳輸門的基本特性 若用P管做傳輸管，其控制信號應是低電平有效，它可以無損失的傳輸高電平，但是傳輸?shù)碗娖綍虚撝祿p失。MOS傳輸門的基本特性 為了克服單個MOS管做傳輸門有閾值損失的問題，可以把一個N管和一個P管并聯(lián)起來構(gòu)成CMOS傳輸門。下圖給出了CMOS傳輸門的結(jié)構(gòu)和邏輯符號。MOS傳輸門的基本特性 CMOS傳輸門傳輸高電平過程中，N管始終工作在飽和區(qū)，而P管是在恒定的柵源電壓下，先在飽和區(qū)然后進入線性區(qū)。傳輸高電平過程可以分為三個階段：（1） ，N管和P管都在飽和區(qū)（2） ，N管飽和，P管進入線性區(qū)（3） ，N管截止，P管仍在線性區(qū)，雖然N管截止，但傳輸高電平過程并沒有結(jié)束，因為P

59、管還導通，可以繼續(xù)對負載電容充電。由于P管工作在線性區(qū)，直到 ，即 傳輸過程才結(jié)束。 MOS傳輸門的基本特性TPoutVVTNDDoutTPVVVVTNDDoutVVV0|outinDSPVVVDDinoutVVV 同理，CMOS傳輸門也可以把低電平無損失的傳送到輸出端。在傳輸?shù)碗娖竭^程中，P管始終在飽和區(qū)，而N管先在飽和區(qū)然后進入線性區(qū)。傳輸?shù)碗娖竭^程也可以分為三個階段：（1） ，N管和P管都在飽和區(qū)（2） ，N管飽和，P管進入線性區(qū)（3） ，N管截止，P管仍在線性區(qū) 在傳輸?shù)碗娖降暮笃?，雖然P管截止，但N管仍導通，因此直到 ，即 傳輸?shù)碗娖竭^程才結(jié)束。因此CMOS傳輸門也可以使低電平無損失

60、的傳送到輸出端。MOS傳輸門的基本特性TNDDoutVVVTPoutTNDDVVVVTPoutVV0|outinDSNVVV0inoutVV 下圖分別給出了傳輸高電平和低電平過程中，N管和P管以及CMOS傳輸門導通電流的變化?？梢钥闯觯M管N管和P管的電流都是非線性變化，而CMOS傳輸門的總電流近似是線性變化的。MOS傳輸門的基本特性傳輸高電平傳輸?shù)碗娖?傳輸門傳輸高電平或低電平的傳輸延遲時間可以近似用下式計算。 在負載電容不是很大的情況下，傳輸門電路的傳輸延遲時間還必須加上控制信號驅(qū)動傳輸門中N管和P管輸入電容的時間。 CMOS傳輸門的導通電阻是N管和P管導通電阻并聯(lián)的結(jié)果，即MOS傳輸門的