可編程邏輯設(shè)計(jì)(EDA)

1、 QUARTUSII1 3 7 1 0 13 1 6 VHDL1 8 0 QUARTUSII一、1、通過(guò)一位地全加器地設(shè)計(jì),掌握組合邏輯電路地設(shè)計(jì)方法.2、初步了解 QUARTUSII 原理圖輸入設(shè)計(jì)地全過(guò)程.3、掌握組合邏輯電路地靜態(tài)測(cè)試方法.二、實(shí)驗(yàn)原理全加器除考慮兩個(gè)加數(shù)外,還考慮了低位地進(jìn)位. 輸入端有3 個(gè) , 分別為加數(shù)、被加數(shù)與低位進(jìn)位；輸入端有2 個(gè) ,分別為和與進(jìn)位.其真值表如表1-1 所示AiBiCiSiC0000000110010100110110010101011100111111表 1-1 1 位全加器地真值表三、實(shí)驗(yàn)內(nèi)容在本實(shí)驗(yàn)中 ,用三個(gè)按鍵開關(guān)來(lái)表示1 位全加器

2、地三個(gè)輸入（Ai 、 Bi 、Ci ）；用二個(gè)LED 來(lái)表示1 位全加器地二個(gè)輸出（Si,C ） .通過(guò)輸入不同地值來(lái)觀察輸入地結(jié)果與 1 位全加器地真值表（表1-1）是否一致 .該實(shí)驗(yàn)箱屬于多種復(fù)用實(shí)驗(yàn)箱,可通過(guò)模式選擇進(jìn)行控制,不同地模式可能功能不一樣,所以每次實(shí)驗(yàn)必須先預(yù)設(shè)模式.“模式選擇鍵 ”：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12 種不同地實(shí)驗(yàn)電路結(jié)構(gòu)模式選擇到 “6（”紅色數(shù)碼管上顯示）.,如果同個(gè)按鍵.本次實(shí)驗(yàn)地,信號(hào)名稱實(shí)驗(yàn)箱上對(duì)應(yīng)地元器件對(duì)應(yīng)FPGA管腳名Ai鍵 311Bi鍵 432Ci鍵 533平時(shí)LED LED表 1-2 按鍵開關(guān)與FPGA 管腳連接表燈與 FPGA 地接口電路如圖1

3、-1 所示 ,當(dāng) FPGA 與其對(duì)應(yīng)地端口為高電就會(huì)發(fā)光 ,反之 LED 燈滅 .其與 FPGA 對(duì)應(yīng)地管腳連接如表1-3 所示 .圖 1-1 LED 燈與 FPGA 接口電路信號(hào)名稱實(shí)驗(yàn)箱上對(duì)應(yīng)地元器件對(duì)應(yīng) FPGA 管腳名SiLED D139CLED D240表 1-3 LED 燈與 FPGA 管腳連接表四、實(shí)驗(yàn)步驟1、打開 QUARTUSII 軟件 ,新建一個(gè)工程 .2、在創(chuàng)建好設(shè)計(jì)工程后,選擇 File>NEW菜單 ,出現(xiàn)圖 1-9 所示地新建設(shè)計(jì)文件類型選擇窗口 .這里我們以建立圖形設(shè)計(jì)文件為例進(jìn)行說(shuō)明 ,其它設(shè)計(jì)輸入方法與之基本相同圖2-2新建設(shè)計(jì)文件選擇窗口2）在New對(duì)話

4、框（圖1-2 ）中選擇Device Design Files 頁(yè)下地BlockDiagram/Schematic File, 點(diǎn)擊OK按鈕 ,打開圖形編輯器對(duì)話框,如圖2-3 所示 .圖中標(biāo)明了常用地每個(gè)按鈕地功能.圖 1-2 原理圖編輯窗口1、按照實(shí)驗(yàn)原理和自己地想法,在原理圖編輯窗口繪制原理圖.2、編寫完原理圖后,保存起來(lái) .3、對(duì)自己編寫地原理圖進(jìn)行編譯并仿真,對(duì)程序地錯(cuò)誤進(jìn)行修改.4、編譯仿真無(wú)誤后,依照按鍵開關(guān)、LED 與 FPGA 地管腳連接表（表1-1、表 1-2）或參照附錄進(jìn)行管腳分配,表 2-1 是示例程序地管腳分配表.分配完成后 ,再進(jìn)行全編譯一次 ,以使管腳分配生效 .5

5、、用下載電纜通過(guò) JTAG 口將對(duì)應(yīng)地 sof 文件加載到FPGA 中 .觀察實(shí)驗(yàn)結(jié)果是否與自己地編程思想一致 .五、實(shí)驗(yàn)現(xiàn)象與結(jié)果當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后,按按鍵開關(guān) ,LED 會(huì)按照實(shí)驗(yàn)原理中地真值表輸入一一對(duì)應(yīng)地亮或者滅.六、實(shí)驗(yàn)報(bào)告1、 繪出仿真波形,并作說(shuō)明 .2、進(jìn)一步熟悉QUARTUSII軟件 .3、將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái).實(shí)驗(yàn)二多路選擇器地設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、進(jìn)一步熟悉QUARTUSII 軟件地使用方法和VHDL 輸入地全過(guò)程.2、進(jìn)一步掌握實(shí)驗(yàn)系統(tǒng)地使用.二、實(shí)驗(yàn)原理四選一多路選擇器地原理如下圖及下表,由 Sl, S0 來(lái)選擇 d

6、0 ,dl ,d2 ,d3 地信號(hào) ,并使其能在 Q 上輸出 .S1S0Q00d 001d 110d 211d 3三、實(shí)驗(yàn)內(nèi)容1、用 VHDL 語(yǔ)言地不同語(yǔ)句分別描述任務(wù)選擇器 ,并通過(guò)編譯仿真比較不同語(yǔ)句描述地區(qū)別 .2、通過(guò)仿真下載并通過(guò)硬件驗(yàn)證實(shí)驗(yàn)結(jié)果.四、實(shí)驗(yàn)步驟1、 打開 QUARTUSII 軟件 ,新建一個(gè)工程.2、建完工程之后,再新建一個(gè)VHDL File. 新建一個(gè)VHDL 文件地過(guò)程如下：1）選擇 QUARTUSII軟件中地File>New 命令 ,出現(xiàn) New 對(duì)話框 .如圖 2-2 所示 .圖 2-1 新建設(shè)計(jì)文件選擇窗口2）在 New 對(duì)話框（圖 2-1）中選擇

7、Device Design Files 頁(yè)下地 VHDL File, 點(diǎn)擊 OK 按鈕 ,打開 VHDL 編輯器對(duì)話框 ,如圖 2-2 所示 .圖 2-2 VHDL 編輯窗口1、按照實(shí)驗(yàn)原理和自己地想法,在 VHDL 編輯窗口編寫VHDL程序 ,用戶可參照光盤中提供地示例程序 .2、編寫完 VHDL程序后 ,保存起來(lái) .方法同實(shí)驗(yàn)一 .3、對(duì)自己編寫地VHDL 程序進(jìn)行編譯并仿真,對(duì)程序地錯(cuò)誤進(jìn)行修改 .4、編譯仿真無(wú)誤后,進(jìn)行管腳分配 ,下表是示例程序地管腳分配表.分配完成后 ,再進(jìn)行全編譯一次,以使管腳分配生效 .端口名使用模塊信號(hào)對(duì)應(yīng) FPGA 管腳說(shuō)明D1鍵 311D2鍵 432D3鍵

8、 533四選一選擇器輸入D4鍵 634與輸出S0鍵 735S1鍵 836YLED D139表 2-1 端口管腳分配表5、 “模式選擇鍵 ”：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12 種不同地實(shí)驗(yàn)電路結(jié)構(gòu).本次實(shí)驗(yàn)地模式選擇到 “6”紅色數(shù)碼管上顯示）（.6、用下載電纜通過(guò)JTAG 口將對(duì)應(yīng)地sof 文件加載到FPGA 中 .觀察實(shí)驗(yàn)結(jié)果是否與自己地編程思想一致.五、實(shí)驗(yàn)現(xiàn)象與結(jié)果當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后,按鍵按鍵開關(guān),LED 會(huì)按照實(shí)驗(yàn)原理中地格雷碼輸入一一對(duì)應(yīng)地亮或者滅.六、實(shí)驗(yàn)報(bào)告1、 繪出仿真波形 ,并作說(shuō)明 .2、 進(jìn)一步熟悉QUARTUSII 軟件 .3、 將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分

9、析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái) .實(shí)驗(yàn)三基本觸發(fā)器地設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、 了解基本觸發(fā)器地工作原理.2、 進(jìn)一步熟悉在Quartus II 中基于 VHDL 設(shè)計(jì)地流程 .二、實(shí)驗(yàn)原理基本觸發(fā)器地電路如下圖3-1 所示 .它可以由兩個(gè)與非門交叉耦合組成,也可圖3-1基本觸發(fā)器電路以由兩個(gè)或非門交叉耦合組成工作原理 .根據(jù)與非邏輯關(guān)系表 ,如下表 3-1 所示：.現(xiàn)在以兩個(gè)與非門組成地基本觸發(fā)器為例 ,來(lái)分析其,可以得到基本觸發(fā)器地狀態(tài)轉(zhuǎn)移真值表及簡(jiǎn)化地真值狀態(tài)轉(zhuǎn)移真值表簡(jiǎn)化真值表01000100110101100111Qn101100不定11001111000不定001不定表 3-1 基本觸發(fā)器

10、狀態(tài)轉(zhuǎn)移真值表根據(jù)真值表 ,不難寫出其特征方程：其中式（ 2）為約束條件.三、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)地任務(wù)就是利用Quartus II 軟件地文本輸入,產(chǎn)生一個(gè)基本觸發(fā)器,觸發(fā)器地形式可以是與非門結(jié)構(gòu)地,也是可以或非門結(jié)構(gòu)地.實(shí)驗(yàn)中用按鍵模塊地用鍵7和鍵 8 來(lái)分別表示R 和 S,用 LED 模塊地 LED D1 和 LED D21 分別表示Q 和.在R 和 S 滿足式（ 2）地情況下 ,觀察 Q 和地變化 .四、實(shí)驗(yàn)步驟1. 打開 QUARTUSII 軟件 ,新建一個(gè)工程 .2. 建完工程后再新建一個(gè)文本輸入文件.3. 按照實(shí)驗(yàn)原理和自己地想法 ,輸入 VHDL 語(yǔ)言 ,進(jìn)行設(shè)計(jì) .4. 設(shè)計(jì)好設(shè)計(jì)

11、電路程序后 ,保存起來(lái) .5. 對(duì)自己編寫地設(shè)計(jì)程序進(jìn)行編譯并仿真,對(duì)程序地錯(cuò)誤進(jìn)行修改 .6. 編譯仿真無(wú)誤后 ,依照按鍵開關(guān)、 LED 與 FPGA 地管腳連接表或參照附錄進(jìn)行管腳分配 .表 3-2 是示例程序地管腳分配表 .分配完成后 ,再進(jìn)行全編譯一次 ,以使管腳分配生效.端口名使用模塊信號(hào)對(duì)應(yīng) FPGA 管腳說(shuō)明NR鍵 7107NS鍵 8108QLED 燈 D173NQLED 燈 D274表 3-2端口管腳分配表7 “模式選擇鍵 ”：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12 種不同地實(shí)驗(yàn)電路結(jié)構(gòu).本次實(shí)驗(yàn)地模式選擇到“1（”紅色數(shù)碼管上顯示） .8. 用下載電纜通過(guò) JTAG 口將對(duì)應(yīng)地 sof

12、文件加載到 FPGA 中 .觀察實(shí)驗(yàn)結(jié)果是否與自己地編程思想一致 .五、 實(shí)驗(yàn)現(xiàn)象與結(jié)果當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后,按下相應(yīng)地按鍵（即R、S） ,則通過(guò)LED 燈上地亮和滅來(lái)顯示這個(gè)觸發(fā)器地輸入結(jié)果.將輸入與輸出和表3-1 基本觸發(fā)器狀態(tài)轉(zhuǎn)移真值表進(jìn)行比較,看是否一致.六、實(shí)驗(yàn)報(bào)告1、 繪出不同 R、S 值地仿真波形,并作說(shuō)明 .2、 試設(shè)計(jì)一個(gè)其它地功能觸發(fā)器如D 觸發(fā)器、 JK 觸發(fā)器等3、 將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái).實(shí)驗(yàn)四八位七段數(shù)碼管動(dòng)態(tài)顯示電路地設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、 了解數(shù)碼管地工作原理 .2、 學(xué)習(xí)七段數(shù)碼管顯示譯碼器地設(shè)計(jì).3、 學(xué)習(xí)計(jì)數(shù)

13、器地編程方法.4、學(xué)習(xí)VHDL地CASE語(yǔ)句及多層次設(shè)計(jì)方法.二、實(shí)驗(yàn)原理圖3-1所示地是8 位數(shù)碼掃描顯示電路,其中每個(gè)數(shù)碼管地8 個(gè)段：h、 g、f、e、d、 c、 b、a（ h是小數(shù)點(diǎn)）都分別連在一起,8個(gè)數(shù)碼管分別由8 個(gè)選通信號(hào)k1、k2、k8 來(lái)選擇 .被選通地?cái)?shù)碼管顯示數(shù)據(jù),其余關(guān)閉 .如在某一時(shí)刻 ,k3 為高電平 ,其余選通信號(hào)為低電平,這時(shí)僅k3對(duì)應(yīng)地?cái)?shù)碼管顯示來(lái)自段信號(hào)端地?cái)?shù)據(jù),而其它7 個(gè)數(shù)碼管呈現(xiàn)關(guān)閉狀態(tài).根據(jù)這種電路狀況,如果希望在8 個(gè)數(shù)碼管顯示希望地?cái)?shù)據(jù),就必須使得8 個(gè)選通信號(hào)k1、 k2、k8分別被單獨(dú)選通,并在此同時(shí),在段信號(hào)輸入口加上希望在該對(duì)應(yīng)數(shù)碼管上

14、顯示地?cái)?shù)據(jù),于是隨著選通信號(hào)地掃變,就能實(shí)現(xiàn)掃描顯示地目地.圖 4-1 8 位數(shù)碼掃描顯示電路三、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)要求完成一個(gè)二十進(jìn)制地計(jì)數(shù)器,并且通過(guò)數(shù)碼管進(jìn)行動(dòng)態(tài)顯示.在實(shí)驗(yàn)中時(shí) ,選擇系統(tǒng)時(shí)鐘作為輸入時(shí)鐘（clk ） ,用兩個(gè)按鍵輸入,當(dāng)鍵 3 高電平 ,進(jìn)行復(fù)位 ,當(dāng)鍵 3 低電平 ,鍵 4 高電平時(shí) ,進(jìn)行時(shí)能計(jì)數(shù),所計(jì)地?cái)?shù)在數(shù)碼管上進(jìn)行顯示.圖 4-2數(shù)字時(shí)鐘信號(hào)模塊電路原理端口名使用模塊信號(hào)對(duì)應(yīng) FPGA 管腳名說(shuō)明ClkClkock093系統(tǒng)時(shí)鐘RST鍵 311時(shí)鐘復(fù)位EN鍵 432使能端7SEG-A7SEG-A108七段碼管 A 段輸入信號(hào)7SEG-B7SEG-B7SEG-C7

15、SEG-C7SEG-D7SEG-D7SEG-E7SEG-E7SEG-F7SEG-F7SEG-G7SEG-GBt0Bt0Bt1Bt1Bt2Bt2Bt3Bt3Bt4Bt4Bt5Bt5Bt6Bt6Bt7Bt7表 4-1 數(shù)碼管與四、實(shí)驗(yàn)步驟107七段碼管 B 段輸入信號(hào)106七段碼管 C 段輸入信號(hào)105七段碼管 D 段輸入信號(hào)103七段碼管 E 段輸入信號(hào)99七段碼管 F 段輸入信號(hào)98七段碼管 G 段輸入信號(hào)96第一個(gè)數(shù)碼管位選信號(hào)85第二個(gè)數(shù)碼管位選信號(hào)84第三個(gè)數(shù)碼管位選信號(hào)83第四個(gè)數(shù)碼管位選信號(hào)78第五個(gè)數(shù)碼管位選信號(hào)77第六個(gè)數(shù)碼管位選信號(hào)76第七個(gè)數(shù)碼管位選信號(hào)75第八個(gè)數(shù)碼管位選信

16、號(hào)FPGA 地管腳連接表1、 打開 QUARTUSII 軟件 ,新建一個(gè)工程 .2、 建完工程之后 ,再新建一個(gè)VHDL File, 打開 VHDL 編輯器對(duì)話框 .3、 按照實(shí)驗(yàn)原理和自己地想法,在 VHDL編輯窗口編寫VHDL 程序 ,用戶可參照光盤中提供地示例程序.4、 編寫完 VHDL 程序后 ,保存起來(lái) .方法同實(shí)驗(yàn)一 .5、 對(duì)自己編寫地VHDL 程序進(jìn)行編譯并仿真,對(duì)程序地錯(cuò)誤進(jìn)行修改.6、 編譯仿真無(wú)誤后,進(jìn)行管腳分配.表 4-1 是示例程序地管腳分配表.分配完成后 ,再進(jìn)行全編譯一次,以使管腳分配生效.7、 “模式選擇鍵 ”：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12 種不同地實(shí)驗(yàn)電路結(jié)構(gòu).

17、本次實(shí)驗(yàn)地模式選擇到“6”紅色數(shù)碼管上顯示）（.8、用下載電纜通過(guò)JTAG 口將對(duì)應(yīng)地sof 文件加載到FPGA 中 .觀察實(shí)驗(yàn)結(jié)果是否與自己地編程思想一致.五、實(shí)驗(yàn)現(xiàn)象與結(jié)果當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后,將數(shù)字信號(hào)源模塊地時(shí)鐘選擇為24MHZ, 通過(guò)按鍵控制 ,進(jìn)行計(jì)數(shù) ,則數(shù)碼管顯示所計(jì)數(shù)地值.六、實(shí)驗(yàn)報(bào)告1、繪出仿真波形 ,并作說(shuō)明 .2、明掃描時(shí)鐘是如何工作地,改變掃描時(shí)鐘會(huì)有什么變化 .3、實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái).實(shí)驗(yàn)五數(shù)控分頻器地設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、 學(xué)習(xí)數(shù)控分頻器地設(shè)計(jì)、分析和測(cè)試方法.2、 了解和掌握分頻電路實(shí)現(xiàn)地方法.3、 掌握 EDA

18、 技術(shù)地層次化設(shè)計(jì)方法.二、實(shí)驗(yàn)原理數(shù)控分頻器地功能就是當(dāng)輸入端給定不同地輸入數(shù)據(jù)時(shí),將對(duì)輸入地時(shí)鐘信號(hào)有不同地分頻比,數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置地加法計(jì)數(shù)器來(lái)設(shè)計(jì)完成地,方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接得到.三、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)要求完成地任務(wù)是在時(shí)鐘信號(hào)地作用下,通過(guò)輸入八位地按鍵開關(guān)輸入不同地?cái)?shù)據(jù) ,改變分頻比 ,使輸出端口輸出不同頻率地時(shí)鐘信號(hào),過(guò)到數(shù)控分頻地效果 .在實(shí)驗(yàn)中時(shí) , 數(shù)字時(shí)鐘選擇 10KHZ 作為輸入地時(shí)鐘信號(hào)（頻率過(guò)高觀察不到 LED 地閃爍快慢） ,用八個(gè)按鍵開關(guān)做為數(shù)據(jù)地輸入 ,當(dāng)八個(gè)按鍵開關(guān)置為一個(gè)二進(jìn)制數(shù)時(shí) ,在輸出端口輸出對(duì)應(yīng)頻率地時(shí)鐘信號(hào) ,用

19、戶可以用示波器接信號(hào)輸出模塊觀察頻率地變化 .也可以使輸出端口接 LED 燈來(lái)觀察頻率地變化 .在此實(shí)驗(yàn)中我們把輸出接入 LED 燈模塊 .四、實(shí)驗(yàn)步驟1、 打開 QUARTUSII 軟件 ,新建一個(gè)工程 .2、 建完工程之后 ,再新建一個(gè) VHDL File, 打開 VHDL 編輯器對(duì)話框 .3、 按照實(shí)驗(yàn)原理和自己地想法,在 VHDL 編輯窗口編寫VHDL程序 ,用戶可參照光盤中提供地示例程序 .4、 編寫完 VHDL程序后 ,保存起來(lái) .方法同實(shí)驗(yàn)一 .5、 對(duì)自己編寫地VHDL 程序進(jìn)行編譯并仿真,對(duì)程序地錯(cuò)誤進(jìn)行修改 .6、 編譯仿真無(wú)誤后 ,依照按鍵開關(guān)、 LED 與 FPGA 地

20、管腳連接表（表1-1、表 1-2）或參照附錄進(jìn)行管腳分配.表 5-1 是示例程序地管腳分配表.分配完成后 ,再進(jìn)行全編譯一次 ,以使管腳分配生效 .端口名使用模塊信號(hào)對(duì)應(yīng) FPGA 管腳說(shuō)明INCLKCLOCK217時(shí)鐘為 10KHZDA TA0鍵 11DATA 1鍵 22分頻比數(shù)據(jù)3DATA 2鍵 3DATA 3鍵 44DATA鍵 554DATA 5鍵 66DATA 6鍵 77DATA 7鍵 810FOUTLED 燈 D111分頻輸出FOUT1PIO48107波形輸出觀測(cè)表 5-1端口管腳分配表7、 “模式選擇鍵 ”：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12 種不同地實(shí)驗(yàn)電路結(jié)構(gòu).本次實(shí)驗(yàn)地模式選擇到 “

21、5（”紅色數(shù)碼管上顯示） .8、 用下載電纜通過(guò)JTAG 口將對(duì)應(yīng)地 sof 文件加載到 FPGA 中 .觀察實(shí)驗(yàn)結(jié)果是否與自己地編程思想一致 .五、實(shí)驗(yàn)現(xiàn)象與結(jié)果當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后,將數(shù)字信號(hào)源模塊地時(shí)鐘選擇為10KHZ, 按八位按鍵開關(guān) ,使其為一個(gè)數(shù)值 ,則輸入地時(shí)鐘信號(hào)使LED燈開始閃爍 ,改變按鍵開關(guān) ,LED 地閃爍快慢會(huì)按一定地規(guī)則發(fā)生改變.用示波器觀測(cè)FPGA 輸入輸出模塊可以看到波形會(huì)隨八位按鍵開關(guān)地改變而變化.六、實(shí)驗(yàn)報(bào)告1、 輸入不同地 DATA 值繪出仿真波形 ,并作說(shuō)明 .2、 在這個(gè)程序地基礎(chǔ)上擴(kuò)展成16 位地分頻器 ,寫出 VHDL 代碼 .3、 將實(shí)驗(yàn)原

22、理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái).實(shí)驗(yàn)六 基于 VHDL 地表決器地設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、 熟悉 VHDL 地編程 .2、 熟悉七人表決器地工作原理.3、 進(jìn)一步了解實(shí)驗(yàn)系統(tǒng)地硬件結(jié)構(gòu).二、實(shí)驗(yàn)原理所謂表決器就是對(duì)于一個(gè)行為,由多個(gè)人投票,如果同意地票數(shù)過(guò)半,就認(rèn)為此行為可行；否則如果否決地票數(shù)過(guò)半,則認(rèn)為此行為無(wú)效.七人表決器顧名思義就是由七個(gè)人來(lái)投票,當(dāng)同意地票數(shù)大于或者等于4 時(shí) ,則認(rèn)為同意；反之,當(dāng)否決地票數(shù)大于或者等于4 時(shí) ,則認(rèn)為不同意.實(shí)驗(yàn)中用7 個(gè)按鍵開關(guān)來(lái)表示七個(gè)人,當(dāng)對(duì)應(yīng)地按鍵開關(guān)輸入為1時(shí),表示此人同意；否則若按鍵開關(guān)輸入為 0,表示此人反對(duì)則

23、.表決地結(jié)果用一個(gè)LED 表示 , 若表決地結(jié)果為同意,則LED 被點(diǎn)亮；否則,如果表決地結(jié)果為反對(duì),則 LED 不會(huì)被點(diǎn)亮 .同時(shí) ,數(shù)碼管上顯示通過(guò)地票數(shù) .三、實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)就是利用實(shí)驗(yàn)系統(tǒng)中地按鍵開關(guān)模塊和LED 模塊以及數(shù)碼管模塊來(lái)實(shí)現(xiàn)一個(gè)簡(jiǎn)單地七人表決器地功能.按鍵開關(guān)模塊中地鍵1鍵 7 表示七個(gè)人 ,當(dāng)按鍵開關(guān)輸入為1時(shí),表示對(duì)應(yīng)地人投同意票,否則當(dāng)按鍵開關(guān)輸入為0時(shí),表示對(duì)應(yīng)地人投反對(duì)票；LED 模塊中 D1 表示七人表決地結(jié)果,當(dāng) LED1 點(diǎn)亮?xí)r ,表示此行為通過(guò)表決；否則當(dāng)LED1 熄滅時(shí) ,表示此行為未通過(guò)表決.同時(shí)通過(guò)地票數(shù)在數(shù)碼管上顯示出來(lái) .四、實(shí)驗(yàn)步驟1、 打開

24、 QUARTUSII 軟件 ,新建一個(gè)工程 .2、 建完工程之后 ,再新建一個(gè)VHDL File, 打開 VHDL 編輯器對(duì)話框 .3、 按照實(shí)驗(yàn)原理和自己地想法,在 VHDL編輯窗口編寫VHDL程序 .編寫完VHDL程序后 ,保存起來(lái) .對(duì)自己編寫地VHDL程序進(jìn)行編譯并仿真,對(duì)程序地錯(cuò)誤進(jìn)行修改 .4、 編譯仿真無(wú)誤后,依照按鍵開關(guān)、LED 、數(shù)碼管與FPGA 地管腳連接表或參照附錄進(jìn)行管腳分配.表 6-1 是示例程序地管腳分配表.分配完成后 ,再進(jìn)行全編譯一次 ,以使管腳分配生效.端口名使用模塊信號(hào)對(duì)應(yīng) FPGA 管腳說(shuō)明表 6-1K1鍵 11端口管K2鍵 22腳分配K3鍵 33七位投票

25、人K4鍵 44表地表決器K5鍵 55K6鍵 66K7鍵 77m_ResultLED 模塊 D111表決結(jié)果亮為通過(guò)LEDAG0數(shù)碼管模塊 139LEDAG1數(shù)碼管模塊 140表決通過(guò)地票數(shù)41LEDAG2數(shù)碼管模塊 1LEDAG3數(shù)碼管模塊 1425、 “模式選擇鍵 ”：按動(dòng)該鍵能使實(shí)驗(yàn)板產(chǎn)生12 種不同地實(shí)驗(yàn)電路結(jié)構(gòu).本次實(shí)驗(yàn)地模式選擇到 “5（”紅色數(shù)碼管上顯示） .6、 用下載電纜通過(guò) JTAG 口將對(duì)應(yīng)地 sof 文件加載到FPGA 中 .觀察實(shí)驗(yàn)結(jié)果是否與自己地編程思想一致五、實(shí)驗(yàn)結(jié)果與現(xiàn)象當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后,按實(shí)驗(yàn)系統(tǒng)中按鍵開關(guān)模塊地鍵1-鍵 7 七位按鍵開關(guān) ,如果按鍵開關(guān)地值為“1（”即按鍵開關(guān)地開關(guān)置于上端,表示此人通過(guò)表決）地個(gè)數(shù)大于或等于四時(shí)LED 模塊地D1 被點(diǎn)亮 ,否則 D1 不被點(diǎn)亮 .同時(shí)數(shù)碼管上顯示通過(guò)表決地人數(shù).六、實(shí)驗(yàn)報(bào)告1、繪出仿真波形,并作說(shuō)明.2、將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái).3、試在此實(shí)驗(yàn)地基礎(chǔ)上增加一個(gè)表決地時(shí)間,只地在這一時(shí)間內(nèi)地表決結(jié)果有效 .實(shí)驗(yàn)七 設(shè)計(jì)含異步清0 和同步時(shí)鐘使能地加法計(jì)數(shù)器一 實(shí)驗(yàn)?zāi)康? 學(xué)習(xí)計(jì)數(shù)器地設(shè)計(jì)、仿真和硬件測(cè)試,進(jìn)一步熟