基于FPGA直流電機(jī)的PWM控制

1、基于FPGA直流電機(jī)的PWM控制作者姓名：2B 專業(yè)名稱：測(cè)控技術(shù)與儀器指導(dǎo)教師：2B 導(dǎo)師摘 要如果采用CPU控制產(chǎn)生PWM信號(hào)，一般的PWM信號(hào)是通過模擬比較器產(chǎn)生的，比較器的一端按給定的參考電壓，另一端接周期性線性增加的鋸齒波電壓。當(dāng)鋸齒波電壓小于參考電壓時(shí)輸出低電平，當(dāng)鋸齒波電壓大于參考電壓時(shí)輸出高電平。改變參考電壓就可以改變PWM波形中高電平的寬度。若用單片機(jī)產(chǎn)生PWM信號(hào)波形，需要通過D/A轉(zhuǎn)換器產(chǎn)生鋸齒波電壓和設(shè)置參考電壓，通過外接模擬比較器輸出PWM波形，因此外圍電路比較復(fù)雜。FPGA中的數(shù)字PWM控制與一般的模擬PWM控制不同，用FPGA產(chǎn)生PWM波形，只需FPGA內(nèi)部資源就

2、可以實(shí)現(xiàn)。用數(shù)字比較器代替模擬比較器，數(shù)字比較器的一端接設(shè)定值計(jì)數(shù)器輸出，另一端接線性遞增計(jì)數(shù)器輸出。當(dāng)線性計(jì)數(shù)器的計(jì)數(shù)值小于設(shè)定值時(shí)輸出低電平，當(dāng)計(jì)數(shù)值大于設(shè)定值時(shí)輸出高電平。與模擬控制相比，省去了外接的D/A轉(zhuǎn)換器和模擬比較器，F(xiàn)PGA外部連線很少，電路更加簡(jiǎn)單，便于控制。脈寬調(diào)制式細(xì)粉驅(qū)動(dòng)電路的關(guān)鍵是脈寬調(diào)制，轉(zhuǎn)速的波動(dòng)隨著PWM脈寬細(xì)分?jǐn)?shù)的增大而減小。直流電機(jī)控制電路主要由三部分組成：FPGA中PWM脈寬調(diào)制信號(hào)產(chǎn)生電路。FPGA中的工作/停止控制和正/反轉(zhuǎn)方向控制電路。由功率放大電路和H橋組成的正反轉(zhuǎn)功率驅(qū)動(dòng)電路。關(guān)鍵詞：直流電機(jī) 脈寬 調(diào)制 FPGA 數(shù)字比較器FPGA-based

3、 DC motor control PWMAbstractIf the CPU control of a PWM signal, the general PWM signal through the analog comparator, compared with the end of a given by the reference voltage, and the other termination cyclical linear increase in the sawtooth voltage. When the sawtooth voltage reference voltage ou

4、tput is less than low, when the sawtooth reference voltage greater than high-voltage output. Change the reference voltage can change the PWM waveform in the high-width. If the MCU have PWM signal waveform, through D / A converters have a sawtooth voltage and set reference voltage through an external

5、 analog comparator output PWM waveform, the external circuit is rather complicated.The figures in the FPGA PWM control and the simulation of the general PWM control different, with a FPGA PWM waveform, just FPGA internal resources can be achieved. Compared with figures for comparison instead of anal

6、og, digital comparison with the termination of a set of counter output, and the other counter termination linear incremental output. When the linear counter less than the value of exports of low value set, when the set of values than high-value output. Compared with analog control, eliminating the e

7、xternal D / A converter and analog comparator, FPGA few external connections, circuit more simple, easy control. PWM powder drive circuit, the key is PWM, with fluctuations in speed PWM pulse breakdown increased the number of decreases. .DC motor control circuits mainly consists of three parts: (1)F

8、PGA in the PWM PWM signal circuits. (2)FPGA in the work / control and stop / reverse direction control circuit. (3) the power amplifier and H-bridge composed of positive and power-driven circuitKeyword: DC motor,pulse widthmodulation,FPGA,comparison witIV目 錄摘 要IIAbstractIII目 錄IV前 言- 5 -1 FPGA芯片簡(jiǎn)介與使用

9、- 6 -1.1 FPGA部分介紹- 6 -1.2 直流電機(jī)- 10 -1.2.1 直流電動(dòng)機(jī)的介紹- 10 -1.3 關(guān)于Quartus II軟件的使用- 11 -1.3.1 Quartus II簡(jiǎn)介- 11 -2 PWM基礎(chǔ)理論分析以及電路分析- 14 -2.1 PWM波調(diào)制原理- 14 -2.2 數(shù)字脈沖寬度調(diào)制器的實(shí)現(xiàn)- 16 -3 基于FPGA直流電動(dòng)機(jī)的PWM控制實(shí)現(xiàn)- 18 -3.1 基于FPGA的PWM控制- 18 -3.2 FPGA電動(dòng)機(jī)控制電路的設(shè)計(jì)- 19 -3.2.1 設(shè)計(jì)的硬件電路外部部分- 20 -3.2.2 Quartus II內(nèi)部設(shè)計(jì)模塊- 21 -3.3 調(diào)試

10、與仿真- 28 -3.4 設(shè)計(jì)結(jié)果- 28 -總結(jié)- 30 -致 謝- 31 -參 考 文 獻(xiàn)- 32 -附錄- 33 -FPGA直流電機(jī)控制模塊結(jié)構(gòu)圖- 33 -前 言在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲(chǔ)器、微處理器和邏輯器件。存儲(chǔ)器用來存儲(chǔ)隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。微處理器執(zhí)行軟件指令來完成范圍廣泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號(hào)處理、數(shù)據(jù)顯示、定時(shí)和控制操作、以及系統(tǒng)運(yùn)行所需要的所有其它功能。 對(duì)于可編程邏輯器件，設(shè)計(jì)人員可利用價(jià)格低廉的軟件工具快速開發(fā)、仿真和測(cè)試其設(shè)計(jì)。然后，可快速將設(shè)計(jì)編程到器件中

11、，并立即在實(shí)際運(yùn)行的電路中對(duì)設(shè)計(jì)進(jìn)行測(cè)試?？删幊踢壿嬈骷膬煞N類型是現(xiàn)場(chǎng)可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。在這兩類可編程邏輯器件中，F(xiàn)PGA提供了最高的邏輯密度、最豐富的特性和最高的性能。FPGA被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲(chǔ)直到儀器儀表、電信和數(shù)字信號(hào)處理。FPGA是英文FieldProgrammable Gate Array的縮寫，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。，F(xiàn)PGA芯片是小批量系統(tǒng)提

12、高系統(tǒng)集成度、可靠性的最佳選擇之一。1 FPGA芯片簡(jiǎn)介與使用1.1 FPGA部分介紹 FPGA介紹與基本特點(diǎn)FPGA是英文FieldProgrammable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA工作原理 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入

13、模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分 FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。FPGA配置模式 FPGA有多種配置模式：并行主模式

14、為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。 FPGA及其輔助模塊FPGA及其輔助模塊主要是FPGA最小系統(tǒng)，包括FPGA器件EP1C6Q240C8器件，5V開關(guān)穩(wěn)壓芯片LM2596-5，為FPGA內(nèi)核供電的LDO（低壓差線性穩(wěn)壓器）芯片LMS1585-1.5，F(xiàn)PGA的 I/O（輸入/輸出）端口供電芯片LM2596-3.3，50MHZ外部有源晶振，JTAG下載接口等。圖1.1 FPGA電源模塊FPGA運(yùn)行，需要加上50MHZ的外部有源晶振，用來作為全

15、局時(shí)鐘。在電子學(xué)上，通常將含有晶體管元件的電路稱作“有源電路”（如有源音箱、有源濾波器等），而僅由阻容元件組成的電路稱作“無源電路”。電腦中的晶體振蕩器也分為無源晶振和有源晶振兩種類型。無源晶振與有源晶振的英文名稱不同，無源晶振為crystal（晶體），而有源晶振則叫做oscillator（振蕩器）。無源晶振是有2個(gè)引腳的無極性元件，需要借助于時(shí)鐘電路才能產(chǎn)生振蕩信號(hào)，自身無法振蕩起來，所以“無源晶振”這個(gè)說法并不準(zhǔn)確；有源晶振有4只引腳，是一個(gè)完整的振蕩器，其中除了石英晶體外，還有晶體管和阻容元件，因此體積較大。它的內(nèi)部電路圖如圖1.2所示：圖1.2 有源晶振的內(nèi)部電路圖石英晶片之所以能當(dāng)振

16、蕩器使用，是基于它的壓電效應(yīng)：在晶片的兩個(gè)極上加一電場(chǎng)，會(huì)使晶體產(chǎn)生機(jī)械變形；在石英晶片上加上交變電壓，晶體就會(huì)產(chǎn)生機(jī)械振動(dòng)，同時(shí)機(jī)械變形振動(dòng)又會(huì)產(chǎn)生交變電場(chǎng),雖然這種交變電場(chǎng)的電壓極其微弱,但其振動(dòng)頻率是十分穩(wěn)定的。當(dāng)外加交變電壓的頻率與晶片的固有頻率相等時(shí),機(jī)械振動(dòng)的幅度將急劇增加,這種現(xiàn)象稱為“壓電諧振”。壓電諧振狀態(tài)的建立和維持都必須借助于振蕩器電路才能實(shí)現(xiàn)。上圖是一個(gè)串聯(lián)型振蕩器，晶體管T1和T2構(gòu)成的兩級(jí)放大器，石英晶體XT與電容C2構(gòu)成LC電路。在這個(gè)電路中，石英晶體相當(dāng)于一個(gè)電感，C2為可變電容器，調(diào)節(jié)其容量即可使電路進(jìn)入諧振狀態(tài)。該振蕩器供電電壓為5V，輸出波形為方波。在這次

17、設(shè)計(jì)中,外部晶振采用的是封裝為DIP-14,型號(hào)為50MHZ的OSC有源晶振。它的外部需要使用3.3V的電壓,與FPGA的連接如圖1.3所示：圖1.3 外部晶振模塊 VHDL編程文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真） 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡(jiǎn)的布爾表達(dá)式。邏輯綜合軟件會(huì)生成.edf或.edif 的EDA工業(yè)標(biāo)準(zhǔn)文件。 布

18、局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到PLD/FPGA內(nèi)。 時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真） 通常以上過程可以都在PLD/FPGA廠家提供的開發(fā)工具（如MAXPLUSII，F(xiàn)oundation）中完成，但如果采用專用HDL工具分開執(zhí)行，效果會(huì)好得多，否則這么多出售HDL開發(fā)工具的公司就沒有存在的理由了。特別是MAXPLUSII的用戶，不要在MaxplusII中進(jìn)行復(fù)雜的VHDL/VerilogHDL邏輯綜合，（因?yàn)镸axplus II只支持VHDL/Verilog的子集，其區(qū)別見幫助菜單中的VHDL

19、章節(jié)）可以使用功能更強(qiáng)的通用HDL邏輯綜合軟件。1.2 直流電機(jī)1.2.1 直流電動(dòng)機(jī)的介紹圖1.4 有刷直流電機(jī)的構(gòu)造直流電機(jī)是將直流電能轉(zhuǎn)換為機(jī)械能的旋轉(zhuǎn)機(jī)械。它由定子、轉(zhuǎn)子和換向器三個(gè)部分組成，如圖1.4。定子（即主磁極）被固定在風(fēng)扇支架上，是電機(jī)的非旋轉(zhuǎn)部分。轉(zhuǎn)子中有兩組以上的線圈，由漆包線繞制而成，稱之為繞組。當(dāng)繞組中有電流通過時(shí)產(chǎn)生磁場(chǎng)，該磁場(chǎng)與定子的磁場(chǎng)產(chǎn)生力的作用。由于定子是固定不動(dòng)的，因此轉(zhuǎn)子在力的作用下轉(zhuǎn)動(dòng)。 換向器是直流電動(dòng)機(jī)的一種特殊裝置，由許多換向片組成，每?jī)蓚€(gè)相鄰的換向片中間是絕緣片。在換向器的表面用彈簧壓著固定的電刷，使轉(zhuǎn)動(dòng)的電樞繞組得以同外電路聯(lián)接。當(dāng)轉(zhuǎn)子轉(zhuǎn)過一

20、定角度后，換向器將供電電壓接入另一對(duì)繞組，并在該繞組中繼續(xù)產(chǎn)生磁場(chǎng)?？梢姡捎趽Q向器的存在，使電樞線圈中受到的電磁轉(zhuǎn)矩保持不變，在這個(gè)電磁轉(zhuǎn)矩作用下使電樞得以旋轉(zhuǎn)。如圖1.5。圖1.5 無刷直流電機(jī)原理圖 直流電動(dòng)機(jī)的工作原理要使電樞受到一個(gè)方向不變的電磁轉(zhuǎn)矩，關(guān)鍵在于：當(dāng)線圈邊在不同極性的磁極下，如何將流過線圈中的電流方向及時(shí)地加以變換， 即進(jìn)行所謂“換向”。 為此必須增添一個(gè)叫做換向器的裝置，換向器配合電刷可保證每個(gè)極下線圈邊中電流始終是一個(gè)方向，就可以使電動(dòng)機(jī)能連續(xù)的旋轉(zhuǎn),這就是直流電動(dòng)機(jī)的工作原理。 直流電機(jī)的基本結(jié)構(gòu)直流電機(jī)包括三個(gè)組成部分：靜止部分（稱為定子）， 產(chǎn)生磁場(chǎng)和構(gòu)成磁路

21、 ,電機(jī)機(jī)械支撐 ；旋轉(zhuǎn)部分（稱為轉(zhuǎn)子）， 感應(yīng)電勢(shì)和產(chǎn)生電磁轉(zhuǎn)矩，實(shí)現(xiàn)能量的轉(zhuǎn)換 ；定子和轉(zhuǎn)子之間間隙 （稱為空氣隙），氣隙既保證了電機(jī)的安全運(yùn)行，又是磁路的重要組成部分 直流電機(jī)的可逆運(yùn)行原理  從上述基本電磁情況來看：一臺(tái)直流電機(jī)原則上既可以作為電動(dòng)機(jī)運(yùn)行,也可以作為發(fā)電機(jī)運(yùn)行,這種原理在電機(jī)理論中稱為可逆原理。1.3 關(guān)于Quartus II軟件的使用1.3.1 Quartus II簡(jiǎn)介Quartus II是 Altera提供的DPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。Quartus II在21世紀(jì)初推出，是Altera前一

22、代FPGA/CPLD集成開發(fā)環(huán)境MAX-plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷.Quartus II包括模塊化的編譯器，編譯器包括的功能模塊分析-綜合器（Analysis & Synthesis）、適配器（Fitter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）、編輯數(shù)據(jù)接口（Compiler Database interface）等。可以通過選擇Start Compilation來運(yùn)行所有的編譯器模塊，也可以選擇Start單獨(dú)運(yùn)

23、行各個(gè)模塊。還可以選擇Compiler Tool（Tool菜單），在Compiler Tool窗口運(yùn)行該模塊來啟動(dòng)編譯器模塊，在Compiler Tool窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其它相關(guān)窗口。Analysis & Synthesis（分析與綜合）此外，Quartus II還包括十分有用的LPM（Library of Parameterized Modules）模塊，他們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，也可以在Quartus II中與普通設(shè)計(jì)文件一起使用。Altera提供LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊

24、才可以使用一些Altera特定器件的硬件功能。例如各類片上存儲(chǔ)器、DSP模塊、LVDS驅(qū)動(dòng)器、PLL以及SERDES和DDIO電路模塊。圖形或HDL編譯編程器Assembler（編程文件匯編）Filter（適配器）Timing Analyzer時(shí)序分析器下載適配器件設(shè)計(jì)輸入仿真綜合或編譯圖1.6 Quartus II設(shè)計(jì)流程圖1.6為Quartus II設(shè)計(jì)流程。上排所示為Quartus II設(shè)計(jì)主控界面，它顯示了Quartus II自動(dòng)設(shè)計(jì)的各個(gè)主要環(huán)節(jié)和設(shè)計(jì)流程，包括編譯設(shè)計(jì)主控界面、設(shè)計(jì)分析與綜合、適配、編程文件匯編（裝配）、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。下排所示為Quartus I

25、I設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的EDA開發(fā)流程。Quartus II編譯器支持的硬件描述語言有VHDL(支持VHDL87以及VHDL97標(biāo)準(zhǔn))、Verilog HDL以及AHDL（Altera HDL）。AHDL是Altera公司自己設(shè)計(jì)、制定的硬件描述語言，是一種以結(jié)構(gòu)描述方式為主的硬件描述語言，只有企業(yè)標(biāo)準(zhǔn)。Quartus II允許來自第三方的EDIF文件輸入，并提供了很多EDA軟件的接口，Quartus II支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)試，從而解決了原理圖與HDL混合輸入設(shè)計(jì)的問題。在設(shè)計(jì)輸入之后，Quartus II的編譯器將給出設(shè)

26、計(jì)輸入的錯(cuò)誤報(bào)告。對(duì)于使用HDL語言的設(shè)計(jì)，可以使用Quartus II帶有的RTL Viewer觀察綜合后的RTL圖。在進(jìn)行編譯后，可以對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。在仿真前，需要利用波形編輯器編輯一個(gè)波形激勵(lì)文件。編譯和仿真經(jīng)檢測(cè)無誤后，便可以將下載信息通過Quartus II提供的編程器下載入目標(biāo)器件中了。QuartusII編譯器是QuartusII的核心，提供了功能強(qiáng)大的設(shè)計(jì)處理功能，可以使設(shè)計(jì)更好的用Altera FPGA實(shí)現(xiàn)。出錯(cuò)自動(dòng)定位功能和出錯(cuò)警告信息窗口中豐富的提示信息可以使設(shè)計(jì)修改變得較為輕松?？傊?，QuartusII使設(shè)計(jì)者可以將精力集中到系統(tǒng)設(shè)計(jì)上，而不是工具系統(tǒng)的使用上。2 P

27、WM基礎(chǔ)理論分析以及電路分析脈沖寬度調(diào)制（PWM）是英文“Pulse Width Modulation”的縮寫，簡(jiǎn)稱脈寬調(diào)制。它是利用微處理器的數(shù)字輸出來對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用于測(cè)量，通信，功率控制與變換等許多領(lǐng)域。 脈沖寬度調(diào)制（PWM）是一種對(duì)模擬信號(hào)電平進(jìn)行數(shù)字編碼的方法。通過高分辨率計(jì)數(shù)器的使用，方波的占空比被調(diào)制用來對(duì)一個(gè)具體模擬信號(hào)的電平進(jìn)行編碼。PWM信號(hào)仍然是數(shù)字的，因?yàn)樵诮o定的任何時(shí)刻，滿幅值的直流供電要么完全有(ON)，要么完全無(OFF)。電壓或電流源是以一種通(ON)或斷(OFF)的重復(fù)脈沖序列被加到模擬負(fù)載上去的。通的時(shí)候即是直流供電被加到負(fù)

28、載上的時(shí)候，斷的時(shí)候即是供電被斷開的時(shí)候。只要帶寬足夠，任何模擬值都可以使用PWM進(jìn)行編碼。 PWM的一個(gè)優(yōu)點(diǎn)是從處理器到被控系統(tǒng)信號(hào)都是數(shù)字形式的，無需進(jìn)行數(shù)模轉(zhuǎn)換。讓信號(hào)保持為數(shù)字形式可將噪聲影響降到最小。噪聲只有在強(qiáng)到足以將邏輯1改變?yōu)檫壿?或?qū)⑦壿?改變?yōu)檫壿?時(shí)，也才能對(duì)數(shù)字信號(hào)產(chǎn)生影響。 對(duì)噪聲抵抗能力的增強(qiáng)是PWM相對(duì)于模擬控制的另外一個(gè)優(yōu)點(diǎn)，而且這也是在某些時(shí)候?qū)WM用于通信的主要原因。從模擬信號(hào)轉(zhuǎn)向PWM可以極大地延長(zhǎng)通信距離。在接收端，通過適當(dāng)?shù)腞C或LC網(wǎng)絡(luò)可以濾除調(diào)制高頻方波并將信號(hào)還原為模擬形式。 總之，PWM既經(jīng)濟(jì)、節(jié)約空間、抗噪性能強(qiáng)，是一種值得廣大工程師在許多

29、設(shè)計(jì)應(yīng)用中使用的有效技術(shù)。2.1 PWM波調(diào)制原理 脈沖寬度調(diào)制波通常由一列占空比不同的矩形脈沖構(gòu)成，其占空比與信號(hào)的瞬時(shí)采樣值成比例。圖2.1所示為脈沖寬度調(diào)制系統(tǒng)的原理框圖和波形圖。該系統(tǒng)有一個(gè)比較器和一個(gè)周期為Ts的鋸齒波發(fā)生器組成。語音信號(hào)如果大于鋸齒波信號(hào)，比較器輸出正常數(shù)A，否則輸出0。因此，從圖2.1中可以看出，比較器輸出一列下降沿調(diào)制的脈沖寬度調(diào)制波。圖2.1 脈沖寬度調(diào)制過程（a）調(diào)制原理圖 （b）調(diào)制的波形圖通過圖2.1b的分析可以看出，生成的矩形脈沖的寬度取決于脈沖下降沿時(shí)刻t k時(shí)的語音信號(hào)幅度值。因而，采樣值之間的時(shí)間間隔是非均勻的。在系統(tǒng)的輸入端插入一個(gè)采樣保持電路

30、可以得到均勻的采樣信號(hào)，但是對(duì)于實(shí)際中tk-kTs<<Ts的情況，均勻采樣和非均勻采樣差異非常小。如果假定采樣為均勻采樣，第k個(gè)矩形脈沖可以表示為：                            （1） 其中，xt是離散化的語音信號(hào)；Ts是采樣周期； 是未調(diào)制寬度；m是調(diào)制指數(shù)。  然而，

31、如果對(duì)矩形脈沖作如下近似：脈沖幅度為A，中心在t = k Ts處，  在相鄰脈沖間變化緩慢，則脈沖寬度調(diào)制波xp(t)可以表示為：                            其中，  。無需作頻譜分析，由式（2）可以看出脈沖寬度信號(hào)由語音信號(hào)x(t)加上一個(gè)直流成分以及相位調(diào)制波構(gòu)成。當(dāng) 

32、; 時(shí)，相位調(diào)制部分引起的信號(hào)交迭可以忽略，因此，脈沖寬度調(diào)制波可以直接通過低通濾波器進(jìn)行解調(diào)。2.2 數(shù)字脈沖寬度調(diào)制器的實(shí)現(xiàn)      實(shí)現(xiàn)數(shù)字脈沖寬度調(diào)制器的基本思想?yún)⒖磮D2.2。圖2.2 數(shù)字脈沖寬度調(diào)制器的構(gòu)成 圖中，在時(shí)鐘脈沖的作用下，循環(huán)計(jì)數(shù)器的5位輸出逐次增大。5位數(shù)字調(diào)制信號(hào)用一個(gè)寄存器來控制，不斷于循環(huán)計(jì)數(shù)器的輸出進(jìn)行比較，當(dāng)調(diào)制信號(hào)大于循環(huán)計(jì)數(shù)器的輸出時(shí)，比較器輸出高電平，否則輸出低電平。循環(huán)計(jì)數(shù)器循環(huán)一個(gè)周期后，向寄存器發(fā)出一個(gè)使能信號(hào)EN，寄存器送入下一組數(shù)據(jù)。在每一個(gè)計(jì)數(shù)器計(jì)數(shù)周期，由于輸入的調(diào)制信號(hào)的大小不同，比較

33、器輸出端輸出的高電平個(gè)數(shù)不一樣，因而產(chǎn)生出占空比不同的脈沖寬度調(diào)制波。表2.1 奇偶序列計(jì)數(shù)二進(jìn)制碼十進(jìn)制數(shù)0000000001020010041110028111103011111311110129001015000113000011為了使矩形脈沖的中心近似在t=kTs處，計(jì)數(shù)器所產(chǎn)生的數(shù)字碼不是由小到大或由大到小順序變化，而是將數(shù)據(jù)分成偶數(shù)序列和奇數(shù)序列，在一個(gè)計(jì)數(shù)周期，偶數(shù)序列由小變大，直到最大值，然后變?yōu)閷?duì)奇數(shù)序列計(jì)數(shù)，變化為由大到小。3 基于FPGA直流電動(dòng)機(jī)的PWM控制實(shí)現(xiàn)直流電動(dòng)機(jī)一般由CPU控制產(chǎn)生PWM信號(hào)，而PWM信號(hào)通過模擬比較器產(chǎn)生，比較器的一端接給定的參考電壓，另一端

34、接周期性線性增加的鋸齒波電壓，當(dāng)鋸齒波電壓小于參考電壓時(shí)，比較器輸出低電平，當(dāng)鋸齒波電壓大于參考電壓時(shí)輸出高電平。改變參考電壓可以改變PWM波形中高電平寬度的比例。若用微機(jī)或者單片機(jī)產(chǎn)生PWM信號(hào)波形，需要通過D/A轉(zhuǎn)換器產(chǎn)生鋸齒波電壓和設(shè)置參考電壓，并通過外接模擬比較器輸出PWM波形。外圍電路比較復(fù)雜，這是基于CPU的PWM控制的不足（電流控制精度低。充電電流的大小的感知是通過電流采樣電阻來實(shí)現(xiàn)的，采樣電阻上的壓降傳到單片機(jī)的ADC輸入端口，單片機(jī)讀取本端口的電壓就可以知道充電電流的大小。若設(shè)定采樣電阻為Rsample（單位為），采樣電阻的壓降為Vsample（單位為mV）， 10位ADC的

35、參考電壓為5.0V。則ADC的1 LSB對(duì)應(yīng)的電壓值為 5000mV/10245mV。一個(gè)5mV的數(shù)值轉(zhuǎn)換成電流值就是50mA，所以軟件PWM電流控制精度最大為50mA。若想增加軟件PWM的電流控制精度，可以設(shè)法降低ADC的參考電壓或采用10位以上ADC的單片機(jī)。PWM采用軟啟動(dòng)的方式。在進(jìn)行大電流快速充電的過程中，充電從停止到重新啟動(dòng)的過程中，由于磁芯上的反電動(dòng)勢(shì)的存在，所以在重新充電時(shí)必須降低PWM的有效占空比,以克服由于軟件調(diào)整PWM的速度比較慢而帶來的無法控制充電電流的問題。充電效率不是很高。在快速充電時(shí)，因?yàn)椴捎昧顺潆娷泦?dòng)，再加上單片機(jī)的PWM調(diào)整速度比較慢，所以實(shí)際上停止充電或小

36、電流慢速上升充電的時(shí)間是比較大的。3.1 基于FPGA的PWM控制FPGA（Field Programmable Gate Array）,現(xiàn)場(chǎng)可編程通用門陣列，內(nèi)部具有豐富的可編程資源。采用FPGA設(shè)計(jì)數(shù)字PWM控制器對(duì)直流電機(jī)進(jìn)行控制，控制精度可以做得很高。它可以象基于CPU的PWM控制那樣采用馮.諾依曼結(jié)構(gòu)及順序執(zhí)行程序。FPGA設(shè)計(jì)的PWM控制器電路結(jié)構(gòu)簡(jiǎn)潔，控制效果好、控制系統(tǒng)更可靠。直流電機(jī)調(diào)速控制最常用的開關(guān)型驅(qū)動(dòng)電路有斬波式和脈寬調(diào)制式兩種。與斬波式細(xì)分驅(qū)動(dòng)電路相比，脈寬調(diào)制式細(xì)分驅(qū)動(dòng)電路的控制精度高、工作頻率穩(wěn)定，但線路較復(fù)雜。因此，脈寬調(diào)制式細(xì)分驅(qū)動(dòng)電路多用于綜合驅(qū)動(dòng)性能要求

37、較高的場(chǎng)合。FPGA中的數(shù)字PWM控制與一般的模擬PWM 控制不同。用FPGA產(chǎn)生PWM波形時(shí)，只需FPGA內(nèi)部資源就可以實(shí)現(xiàn)。通過I/O口輸出PWM波形。若用數(shù)字比較器代替模擬比較器，數(shù)字比較器的一端接設(shè)定值計(jì)數(shù)器輸出，另一端接線性遞增(鋸齒波)計(jì)數(shù)器的輸出。當(dāng)線性計(jì)數(shù)器的計(jì)數(shù)值小于設(shè)定值時(shí)輸出低電平，當(dāng)計(jì)數(shù)值大于設(shè)定值時(shí)輸出高電平。采用數(shù)字比較器不必外接D/A轉(zhuǎn)換器和模擬比較器，F(xiàn)PGA外部連線很少，電路簡(jiǎn)單，便于控制。直流電機(jī)的轉(zhuǎn)速是隨著PWM脈寬占空比的增大而減小，控制精度受PWM細(xì)分精度的影響。因此，脈寬調(diào)制式細(xì)分驅(qū)動(dòng)電路的關(guān)鍵是控制PWM輸出信號(hào)的脈寬。3.2 FPGA電動(dòng)機(jī)控制電

38、路的設(shè)計(jì)基于FPGA的直流電機(jī)PWM控制電路主要由三部分組成：PWM脈寬調(diào)制信號(hào)產(chǎn)生電路；工作/停止控制和正/反轉(zhuǎn)方向控制電路。由功率放大電路和H橋組成的正反轉(zhuǎn)功率驅(qū)動(dòng)電路如下圖5.1所示。數(shù)字比較器設(shè)定值計(jì)數(shù)器Clk1 時(shí)鐘 EnU/D 速度控制 PWM波形輸出鋸齒波發(fā)生器Clk2時(shí)鐘 VCC旋轉(zhuǎn)方向控制電路 方向控制 正轉(zhuǎn)Z/FStart 反轉(zhuǎn)啟動(dòng)/停止 T3 T4M 直流電動(dòng)機(jī) GND 圖3.1 功率放大電路和H橋組成的正反轉(zhuǎn)功率驅(qū)動(dòng)電路設(shè)定值計(jì)數(shù)器設(shè)置PWM信號(hào)的占空比。當(dāng)U/ D=1時(shí)，輸入CL K2，使設(shè)定值計(jì)數(shù)器的輸出值增加，PWM的占空比增加，電機(jī)轉(zhuǎn)速加快；當(dāng)U/D= 0，輸入

39、CLK2，使設(shè)定值計(jì)數(shù)器的輸出值減小，PWM的占空比減小，電機(jī)轉(zhuǎn)速變慢。在C LK0的作用下，鋸齒波計(jì)數(shù)器輸出周期性線性增加的鋸齒波。當(dāng)計(jì)數(shù)值小于設(shè)定值時(shí)，數(shù)字比較器輸出低電平；當(dāng)計(jì)數(shù)值大于設(shè)定值時(shí)，數(shù)字比較器輸出高電平，由此產(chǎn)生周期性的PWM波形。旋轉(zhuǎn)方向控制電路控制直流電動(dòng)機(jī)轉(zhuǎn)向和啟動(dòng)/停止，該電路由兩個(gè)2選1的多路選擇器所組成，Z/F鍵控制電機(jī)的旋轉(zhuǎn)方向：當(dāng)Z/F =1時(shí)，PWM輸出波形從正端Z進(jìn)入H橋，電機(jī)正轉(zhuǎn)；當(dāng)Z /F=0時(shí)，PWM輸出波形從負(fù)端F進(jìn)入H橋，電機(jī)反轉(zhuǎn)。START鍵通過“與” 門控制PWM的輸出，實(shí)現(xiàn)對(duì)電機(jī)的工作/停止控制；當(dāng)START=1時(shí)，與門打開， 允許電機(jī)工作

40、；當(dāng)START=0時(shí)，與門關(guān)閉，電機(jī)停止轉(zhuǎn)動(dòng)。H橋電路由大功率晶體管組成，PWM輸出波形通過方向控制電路送到H橋，經(jīng)功率放大以后驅(qū)動(dòng)電機(jī)轉(zhuǎn)動(dòng)。3.2.1 設(shè)計(jì)的硬件電路外部部分(1) FPGA外部電路如圖：電源 直流電機(jī)FPGA驅(qū)動(dòng)圖3.2 FPGA外部連接電路 電路總體分析：由電源總體控制，啟動(dòng)電源，使各個(gè)部分工作，由驅(qū)動(dòng)部分控制電機(jī)與FPGA部分，由FPGA部分控制電機(jī)的調(diào)速。FPGA內(nèi)部包括判斷正反轉(zhuǎn)，產(chǎn)生脈寬調(diào)制波，對(duì)轉(zhuǎn)速的調(diào)制。大致流程為：總啟動(dòng)，判斷電機(jī)的正與負(fù)的轉(zhuǎn)動(dòng)方向，輸入脈寬調(diào)制波對(duì)電機(jī)進(jìn)行調(diào)速，反饋到速度控制部分進(jìn)行控制，再調(diào)速，如此反復(fù)的調(diào)制，達(dá)到要求后，切斷電源，使系統(tǒng)

41、整體停止工作。(2)H橋驅(qū)動(dòng)部分H橋驅(qū)動(dòng)部分電路為： VCC Z T1 T2 T3 T4F 反 電機(jī) 正 GND 轉(zhuǎn) 轉(zhuǎn)圖3.3 H橋電路電路具體分析：Z端輸入脈寬調(diào)制信號(hào)，T1，T4工作電源輸入經(jīng)如圖黑線進(jìn)入電機(jī)，使電機(jī)轉(zhuǎn)動(dòng)。F端輸入同此。Z端控制正轉(zhuǎn)，F(xiàn)端控制反轉(zhuǎn)，這樣就控制了電機(jī)的正反轉(zhuǎn)。此外還有FPGA的電源部分，在第一章里已有詳細(xì)的描述，這里不再重復(fù)敘述。3.2.2 Quartus II內(nèi)部設(shè)計(jì)模塊FPGA直流電機(jī)控制模塊結(jié)構(gòu)圖如3.4所示：圖3.4 FPGA直流電機(jī)控制模塊(1) 數(shù)字比較器的VHDL設(shè)計(jì)數(shù)字比較器是產(chǎn)生PWM波形的核心組成部件，以下給出了用VHDI語言描述的數(shù)字比

42、較器。比較器的實(shí)體名為COMPARATOR_C，設(shè)計(jì)中調(diào)用了IEEE標(biāo)準(zhǔn)庫函數(shù)IEEE.STD-LOGIC- l164.ALL,為了比較2個(gè)信號(hào)的大小，調(diào)用了IEEE.STD LOGIC- UNSIGNED.ALL庫函數(shù)。比較器的兩路數(shù)字信號(hào)輸入分別為a和b，為用矢量形式表示的8位二進(jìn)制數(shù)。輸出信號(hào)agb,在 EQUAlITY：PROCESS( a，b)進(jìn)程中，用IF語句來描述輸入信號(hào)( a，b)與輸出信號(hào)( agb)之間的關(guān)系。在這里a信號(hào)為DECD模塊輸出的規(guī)定值，b信號(hào)為CNT5模塊輸出的鋸齒波，比較器把兩種信號(hào)做比較，當(dāng)信號(hào)a大于信號(hào)b時(shí)，輸出低電平，反之輸出高電平。由此產(chǎn)生輸出波即P

43、WM波。改變信號(hào)a的大小可以改變PWM波形的高低比例，即脈寬。數(shù)字比較器VHDL語言編程如下 ：圖3.5 比較器模塊LIBRARY IEEE;USE IEEE.STD- LOGIC-1164.ALL; USE IEEE.STD- LOGIC- UNSIGNED.ALL; ENTITY COMPARATOR- C IS PORT( a，b:IN STD -LOGIC -VECTOR( 7 DOWNTO 0) ; agb：OUT SYD_LOGIC );END ENTITY COMPARATOR_C; ARCHITECTURE agb OF COMPARATOR_C IS BEGIN EQUALI

44、TY：PROCESS(a，b ) BEGIN IF(a= b)THEN agb <=1;ELSE agb <=0; END IF; IF(a> b )THEN agb <=1; ELSE agb<=0; END IF; IF(a< b )THEN agb <=1; ELSE agb<=0; END IF ; END PROCESS EQUALI TY; END ARCHITECTURE agb; (2)21選擇器mux21a模塊a,b是兩個(gè)輸入的信號(hào)，s是選擇輸入信號(hào)，y是輸出信號(hào)。由選擇輸入信號(hào)s來決定輸出信號(hào)y的值。21選擇器的VHDL語言編

45、程如下：圖3.6 選擇器模塊ENTITY mux21a ISPORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS(a,b,s)BEGINIF s=0THENy<=a;ELSEy<=b;END IF;END PROCESS;END one;（3）轉(zhuǎn)速控制輸出模塊DECDDECD輸出一個(gè)具體的電壓值，與CNT5輸出的鋸齒波同時(shí)送入比較器中。其VHDL語言編程如下：圖3.7 轉(zhuǎn)速控制輸出模塊LIBRARY IEEE；USE IEEE.STD- LOGI

46、C-1164.ALL; USE IEEE.STD- LOGIC- UNSIGNED.ALL; ENTITY DECD ISPORT（CLK：IN STD_LOGIC;DSPY:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);D: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)）; END;ARCHITECTURE one OF DECD IS SIGNAL CQ: OUT STD_LOGIC_VECTOR(1 DOWNTO 0)BEGINCASE CQ ISWHEN00=>D<=0100; WHEN01=>D<=0111;WHEN10

47、=>D<=1011;WHEN11=>D<=1111;WHEN OTHERS=>NULL;END CASE;END PROESS;PROCESS(CLK)BEGINIF CLKEVENT AND CLK=1THENCQ<=CQ+1;END IF;END PROCESS;DSPY<=CQ;END;(4) 5位二進(jìn)制計(jì)數(shù)器，作脈寬計(jì)數(shù)器。它在CLK5的激勵(lì)下輸出從0開始的逐漸增大的鋸齒波，輸入到比較器中。與DECD給定的規(guī)定值做比較。它的VHDL語言編程如下；圖3.8 脈寬計(jì)數(shù)器LIBRARY IEEEUSE IEEE.STD- LOGIC-1164.ALL

48、; USE IEEE.STD- LOGIC- UNSIGNED.ALL; ENTITY CNT5 ISPORT（CLK：IN STD_LOGIC;AA:OUT STD_LOGIC_VECTOR(4 DOWNTO 1)）;END CNT5;ARCHITECTURE behave OF CNT5 ISSIGNAL CQI: STD_LOGIC_VECTOR(4 DOWNTO 1);BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1THEN CQI<=CQI+1;END IF;END PROCESS;AA<=CQI(4 DOWNTO 1);END be

49、have;（5）頻率計(jì)，用于測(cè)量電機(jī)的轉(zhuǎn)速。它的設(shè)計(jì)組成分三個(gè)小的模塊：測(cè)頻控制電路模塊，32位鎖存器模塊，32位計(jì)數(shù)器模塊。三個(gè)模塊各自編程，最后一個(gè)總編程，完成頻率計(jì)的設(shè)計(jì)。 測(cè)頻控制電路模塊VHDL語言編程如下：圖3.9 頻率計(jì)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FTCTRL ISPORT (CLKK:IN STD_LOGIC; CNT_EN:OUT STD_LOGIC; RST_CNT:OUT STD_LOGIC; LOAD:OUT STD_LOGIC);END

50、FTCTRL;ARCHITECTURE BEHAV OF FTCTRL ISSIGNAL div2CLK :STD_LOGIC;BEGINPROCESS(CLKK)BEGINIF CLKK'EVENT AND CLKK='1' THENdiv2clk<=NOT div2clk;END IF;END PROCESS ;PROCESS(CLKK,div2CLK)BEGINIF CLKK='0' AND div2clk='0' THEN RST_CNT<='1'ELSE RST_CNT<='0'

51、END IF;END PROCESS;LOAD<=NOT div2clk;CNT_EN<=div2clk;END BEHAV 32位鎖存器模塊VHDL語言編程如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B ISPORT (LK:IN STD_LOGIC; DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(

52、LK,DIN)BEGINIF LK'EVENT AND LK='1' THEN DOUT<=DIN;END IF;END PROCESS;END behav; 32位計(jì)數(shù)器模塊VHDL語言編程如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER32B ISPORT(FIN:IN STD_LOGIC;CLR:IN STD_LOGIC;ENABL:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO

53、 0);END COUNTER32B;ARCHITECTURE behav OF COUNTER32B ISSIGNAL CQI:STD_LOGIC_VECTOR(31 DOWNTO 0);BEGINPROCESS(FIN,CLR,ENABL)BEGINIF CLR='1' THEN CQI<=(OTHERS=>'0');ELSIF FIN'EVENT AND FIN='1' THENIF ENABL='1' THEN CQI<=CQI+1;END IF;END IF;END PROCESS;DOUT&l

54、t;=CQI;END behav; 頻率計(jì)VHDL語言編程如下：LIBRARY IEEE;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY FREQTEST ISPORT (CLK1HZ:IN STD_LOGIC;FSIN:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END FREQTEST;ARCHITECTURE struc OF FREQTEST ISCOMPONENT FTCTRLPORT(CLKK:IN STD_LOGIC;CNT_EN:OUT STD_LOGIC;RST_CNT

55、:OUT STD_LOGIC;LOAD:OUT STD_LOGIC);END COMPONENT;COMPONENT COUNTER32BPORT(FIN:IN STD_LOGIC;CLR:IN STD_LOGIC;ENABL:IN STD_LOGIC;DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END COMPONENT;COMPONENT REG32BPORT (LK:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END COMPONENT;SIGNAL TSTEN1:STD_LOGIC;SI