習(xí)題-QuartusII使用流程

1、設(shè)計(jì)流程：1、 設(shè)計(jì)準(zhǔn)備：根據(jù)任務(wù)定方案，選器件。2、 設(shè)計(jì)輸入：1） 原理圖輸入方式從軟件平臺(tái)提供的原件庫(kù)中調(diào)出所需元件，畫(huà)電路圖。設(shè)計(jì)大規(guī)模數(shù)字電路時(shí)較繁瑣2） 硬件描述語(yǔ)言輸入方式VHDL或Verilog HDL。描述功能強(qiáng)、通用國(guó)際標(biāo)準(zhǔn)、便于移植。3、 設(shè)計(jì)處理compilation編譯1） 語(yǔ)法分析、優(yōu)化綜合Analysis & Synthesis檢查語(yǔ)法，進(jìn)行邏輯化簡(jiǎn)，進(jìn)行設(shè)計(jì)到器件資源的映射。2） 適配Fitter將設(shè)計(jì)分割成多個(gè)邏輯小塊。將已分割的邏輯小塊放到器件內(nèi)部的具體位置，并完成各個(gè)功能塊之間的連接。3） 布局和布線Assembler產(chǎn)生可編程邏輯器件的編程映像文

2、件。4） 時(shí)序分析Timeing Analyzer：邏輯功能和時(shí)序分析。4、 時(shí)序仿真simulation驗(yàn)證功能和時(shí)序是否正確。5、 管腳分配與硬件下載1） 管腳的設(shè)置Assembler2） 編程下載Programmer6、 測(cè)試測(cè)試器件功能和性能。例如：LIBRARY IEEE;USE .ALL;ENTITY m-15 IS PORT(clk:IN STD_LOGIC; m:OUT STD_LOGIC);END m-15;ARCHITECTURE behav OF m-15 ISCONSTANT SIGNAL n:INTEGER RANGE 0 TO 14;BEGIN PROCESS(cl

3、k) BEGIN IF clk'EVENT AND clk='1' THEN m=m-15n; IF n=14 THEN n:=0; ELSE n:=n+1; END IF; END IF; END PROCESS;END behav;ENTITY qq1027 IS PORT(clk:IN STD_LOGIC; m:OUT STD_LOGIC);END qq1027;ARCHITECTURE behav OF qq1027 ISSIGNAL n:INTEGER RANGE 0 TO 14;BEGIN PROCESS(clk) BEGIN IF clk'EVEN

4、T AND clk='1' THEN m<=m_15(n); IF n=14 THEN n<=0; ELSE n<=n+1; END IF; END IF; END PROCESS;END behav;改錯(cuò)、答復(fù)下列問(wèn)題。1、程序?qū)懞煤蟊４嬖贒盤(pán)文件夾“我的設(shè)計(jì)中，文件命名m15.vhd，建立工程project ：m15.qpf。然后編譯compilation. 這樣是否可行？2、說(shuō)明程序中的錯(cuò)誤。3、編譯無(wú)誤后進(jìn)行仿真simulation。仿真前需建立一個(gè)波形文件vector waveform files。如何建立波形文件？需要哪幾個(gè)步驟？4、見(jiàn)下列圖，在調(diào)出管腳時(shí)，選項(xiàng)filter欄，你傾向于選擇那一項(xiàng)？pins：all還是pins：assigned？why？5、仿真節(jié)點(diǎn)node調(diào)出后，需設(shè)置仿真時(shí)間end time和輸入信號(hào)clk波形。如，仿真時(shí)間end time 設(shè)置為知道設(shè)置菜單在哪里嗎？：輸入信號(hào)clk設(shè)置為時(shí)鐘信號(hào)：是否有不妥之處？6、如何放大、縮小觀察仿真波形？7、仿真結(jié)果到達(dá)逾期要求后，如果要做硬件測(cè)試，下一步是？8、編程下載programmer的快捷鍵是？ 9、編程下載前需進(jìn)行參數(shù)設(shè)置。就本校實(shí)驗(yàn)箱情