第13章觸發(fā)器及時序邏輯電路習題匯總

1、第十三章觸發(fā)器和時序邏輯電路13.1 重點內(nèi)容提要時序邏輯電路由組合邏輯電路和具有記憶作用的觸發(fā)器構(gòu)成。時序邏輯電路的特點是：其輸出不僅 僅取決于電路的當前輸入，而且還與電路的原來狀態(tài)有關(guān)。1. 雙穩(wěn)態(tài)觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器的特點：1) .有兩個互補白輸出端 Q和Q。2) .有兩個穩(wěn)定狀態(tài)?！?1”狀態(tài)和“0”狀態(tài)。通常將 Q = 1和Q = 0稱為“1”狀態(tài)，而把 Q =0和Q = 1稱為“0”狀態(tài)。3) .當輸入信號不發(fā)生變化時，觸發(fā)器狀態(tài)穩(wěn)定不變。4) .在一定輸入信號作用下，觸發(fā)器可以從一個穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個穩(wěn)定狀態(tài)。按其邏輯功能，觸發(fā)器可分為：RS觸發(fā)器，JK觸發(fā)器、D觸發(fā)器、T觸發(fā)器

2、和觸發(fā)器。各時鐘控制觸發(fā)器的邏輯符號和邏輯功能見表13.1.1:表13.1.1鐘控制觸發(fā)器的邏輯符號和邏輯功名稱邏輯符號次態(tài)方程RS觸發(fā)器CPis>C1歡0QQn1 S RQR S 0（約束方程）JK觸發(fā)器I匚尸一c1/IK廿，一 VQn1 JQn KQnD觸發(fā)器D 一S一2>C1-0+ 0Qn 1 DT觸發(fā)器T一G一IT pl一 0Qn 1 T QnT'觸發(fā)器CPi-T1>CIOQn 1 Qn把一種已有的觸發(fā)器通過加入轉(zhuǎn)換邏輯電路，可以轉(zhuǎn)換成為另一種功能的觸發(fā)器。2.同步時序邏輯電路的分析同步時序邏輯電路的分析步驟如下：1 .由給定的邏輯電路圖寫出下列各邏輯方程式：

3、(1)各觸發(fā)器的特性方程。(2)各觸發(fā)器的驅(qū)動方程。(3)時序電路的輸出方程。2.將驅(qū)動方程代入相應觸發(fā)器的特性方程，求得電路的狀態(tài)方程(或次態(tài)方程)。3.根據(jù)狀態(tài)方程和輸出方程，列出該時序電路的狀態(tài)表，畫出狀態(tài)轉(zhuǎn)換圖或時序圖。4.根據(jù)電路的狀態(tài)轉(zhuǎn)換圖說明該時序邏輯電路的邏輯功能。3.典型的時序邏輯電路在數(shù)字系統(tǒng)中，最典型的時序邏輯電路是寄存器和計數(shù)器。1)寄存器寄存器是用來存儲數(shù)據(jù)或運算結(jié)果的一種常用邏輯部件。寄存器的主要組成部分是在雙穩(wěn)態(tài)觸發(fā)器基礎上加上一些邏輯門構(gòu)成。按功能分，寄存器分為數(shù)碼寄存器和移位寄存器。移位寄存器是既能寄存數(shù)碼，又能在時鐘脈沖的作用下使數(shù)碼向高位或向低位移動的邏輯

4、功能部件。通常有左移寄存器、右移寄存器、雙向移位寄存器和循環(huán)移位寄存器。移位寄存器可實現(xiàn)數(shù)據(jù)的串行、并行轉(zhuǎn)換，數(shù)據(jù)的運算和 數(shù)據(jù)的處理等。2)計數(shù)器計數(shù)器是一種對輸入脈沖數(shù)目進行計數(shù)的時序邏輯電路，被計數(shù)的脈沖信號稱為計數(shù)脈沖。計數(shù)器除計數(shù)外，還可以實現(xiàn)定時、分頻等，在計算機及數(shù)字系統(tǒng)中應用極廣。計數(shù)器種類很多，通常有如下不同的分類方法。(1)按邏輯功能可分為加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器。(2)按計數(shù)進制可分為二進制計數(shù)器、十進制計數(shù)器和任意進制計數(shù)器等。(3)按工作方式可分為同步計數(shù)器和異步計數(shù)器。集成電路74161型四位同步二進制計數(shù)器圖13.1.1為74161型四位同步二進制可預置

5、計數(shù)器的外引線排列圖及其邏輯符號，其中Rd是異步(a)外引線排列圖圖 13.1.1 74161(b)邏輯符號型四位同步二進制計數(shù)器清零端，LD是預置數(shù)控制端， 數(shù)輸出端，RCO是進位輸出端。A3 A2A1A0是預置數(shù)據(jù)輸入端，EP和ET是計數(shù)控制端，Q3Q2Q1Q0是計74161型四位同步二進制計數(shù)器具有以下功能：異步清零。Rd 0時，計數(shù)器輸出被直接清零，與其他輸入端的狀態(tài)無關(guān)。A、A輸入端的數(shù)據(jù)d3、保持。在Rd LD 同步并行預置數(shù)。在 Rd 1條件下，當LD 0且有時鐘脈沖 CP的上升沿作用時，A3、a2、 d2、d1、do將分別被Q3、Q2、Q1、Q0所接收。1條件下，當ET EP

6、0,不管有無 CP脈沖作用，計數(shù)器都將保持原有狀態(tài) 第13章 觸發(fā)器和時序邏輯電路不變。需要說明的是，當 EP 0, ET 1時，進位輸出 RCO也保持不變；而當 ET 。時，不管EP狀態(tài) 如何，進位輸出 RCO=0。 計數(shù)。當Rd LD EP ET 1,且有時鐘脈沖 CP的上升沿作用時，74161處于計數(shù)狀態(tài)。集成電路74LS290異步十進制計數(shù)器。其外引線排列圖如圖 13.1.2所示。它由一個一位二進制計數(shù) 器和一個異步五進制計數(shù)器組成。如果計數(shù)脈沖由CP0端輸入，輸出由Q0端引出，即得二進制計數(shù)器；如果計數(shù)脈沖由CP1端輸入，輸出由Q3Q2Q1引出，即是五進制計數(shù)器；如果將Qo與CR相連

7、，計數(shù)脈沖由CP。輸入，輸出由Q3Q2Q1Q0引出，即得 8421碼十進制計數(shù)器。因此，又稱此電路為二-五-十進制計數(shù)器。當復位輸入 Ro（1） Ro（2） 1,且置位輸入 S9（1）S9（2）0時，74LS290的輸出被直接清零；只要置 位輸入S9（1）S91,則74LS290的輸出將被直接置9,即Q3Q2Q1Q0 1001;只有同時滿足R0（1） R0（2） 0和S9（1） S9（2） 0時，才能在計數(shù)脈沖（下降沿）作用下實現(xiàn)二-五-十進制加法計數(shù)。Ld LaJ Ld L±l LlI Id hMe 學工c 怯 gnu圖13.1.2 74LS290異步十進制計數(shù)器4.通用集成定時器

8、555通用集成定時器 555是一種將模擬電路和數(shù)字邏輯電路巧妙地組合在一起的中規(guī)模集成電路。通用 集成定時器的內(nèi)部邏輯電路圖如圖13.3.3所示，它由三個電阻值為 5 k?的電阻組成的分壓器、兩個比較器C1和C2、基本RS觸發(fā)器、輸出級和放電管等五部分組成。1圖13.3.3 555集成定時器的內(nèi)部邏輯電路圖555定時器功能如表13.1.2所示。表13.1.2 555定時器功能表輸入輸出復位RDuI1uI2輸出uo晶體管T0XX0導通12UCC 31一U CC30導通12,一U CC31UCCCC31截止12U cc31U CC3保持保持555定時器外加少量的阻容元件就可以組成性能穩(wěn)定而精確的多

9、諧振蕩器、單穩(wěn)電路、施密特觸發(fā)器等, 應用十分廣泛。13. 2典型題解例1:畫出與非門構(gòu)成的基本RS觸發(fā)器Q,Q的波形，SD,RD的波形如圖13. 2. 1所示。例2如圖13. 2. 3所示，運用基本SR鎖存器消除機械開關(guān)觸點抖動引起的脈沖輸出。圖13.2. 3例2的圖解：運用基本SR鎖存器消除機械開關(guān)觸點抖動引起的脈沖輸出的電路如圖13. 2. 4所示。第13章 觸發(fā)器和時序邏輯電路圖13. 2. 4 例2的電路圖和波形圖+5V例3:畫出如圖13.2.5所示的輸入信號下，鐘控RS觸發(fā)器Q,Q的輸出波形（設Q的初始態(tài)為“0” 態(tài)）13.2. 5例3的輸入波形圖解：CP高電平時觸發(fā)器狀態(tài)由R、S

10、確定。鐘控RS觸發(fā)器Q,Q的輸出波形如圖13. 2. 6所示。13.2. 6例3的鐘控RS觸發(fā)器Q,Q的輸出波形圖例4設下降沿觸發(fā)的JK觸發(fā)器時鐘脈沖和J、K信號的波形，如圖13. 2. 7所示試畫出輸出端 Q的波形。設觸發(fā)器的初始狀態(tài)為0。123456 7-jmTTrmjrLTKL13.2. 7例4的輸入波形圖解：輸出端Q的波形如圖13. 2. 8所示。1234567c,njirLruri.nfrQI U13.2. 8例4的觸發(fā)器Q的輸出波形圖例5分析圖13.2.9所示的同步時序邏輯電路的功能。圖13.2.9例5的邏輯電路圖ZMealy型時序邏輯電路。分析解：該電路的存儲電路由J-K觸發(fā)器構(gòu)

11、成，組合電路由門電路構(gòu)成，屬于過程如下：1 .寫出時序電路的各 邏輯方程式(1)這是一個同步時序電路，故時鐘方程可以不寫(2)時序電路的驅(qū)動方程Ji Ki 1J2 K2 X Qin(3)時序電路的輸出方程。Z XQnQ；gXQ1nQ； XQ1nQ21 XQ1nQ；2 .將驅(qū)動方程代入 J-K觸發(fā)器特性方程，得到狀態(tài)方程 Q21 1 (X Q1n)Q2n (XQn)Q2n Q1n 11 Qn 彳 Q； Q3 .列出該時序電路的狀態(tài)表，畫出狀態(tài)轉(zhuǎn)換圖和時序圖狀態(tài)表的列法是：先填入現(xiàn)態(tài)Q2n Q1n以及輸入X的的所有取值組合，然后將每一種取值組合值分別代入輸出方程及狀態(tài)方程，求出相應的輸出值Z和次態(tài)

12、值Q2n+1、Q1n+1o由此可得到狀態(tài)表如表13.2.1所示。根據(jù)狀態(tài)表可以畫出狀態(tài)圖如圖13.2.10所示，電路的工作波形如圖13.2.11示。CPXQ2Q1X/Z_run_n_jn_ j表13.2.1 例5的狀態(tài)表現(xiàn)態(tài)Q2n Q1n次態(tài)Q2n+1Q1n+1/輸出ZX=0X=10001/011/10110/000/01011/001/01100/110/0圖13.2.11例5電路的工作波形4 .電路的邏輯功能分析由狀態(tài)圖可知，例 5中的邏輯電路是一個二進制可逆計數(shù)器。輸入 X為低電平（X=0）時，計數(shù)器 將由初態(tài)00開始加計數(shù)。每來一個計數(shù)脈沖，計數(shù)器加1,依次為0001 - 10 11。

13、當計數(shù)器累加 4個脈沖后，其狀態(tài)由11變?yōu)?0,并產(chǎn)生一個進位脈沖（Z=1）。當輸入為高電平（X=1 ）時，計數(shù)器將由初態(tài)11開始減計數(shù)。每來一個脈沖，計數(shù)器減1,依次為11 10-01 00。當計數(shù)器累減 4個脈沖后，其狀態(tài)由00變?yōu)?1,產(chǎn)生一個借位脈沖（Z=1）。這樣，我們把輸入X稱為加減控制信號，CP稱為計數(shù)脈沖，于是 Z就是進位（X=0時）或者借位（X=1 ）信號。因此， 圖13.2.9是一個在X控制下的對CP 脈沖既能加計數(shù)又能減計數(shù)的模4可逆計數(shù)器。圖13.2.11中，畫出了減計數(shù)情況下電路的工作波形。例6 用74LVC161構(gòu)成九進制加計數(shù)器。解：九進制計數(shù)器應有 9個狀態(tài)，而

14、74 LVC 161在計數(shù)過程中有16個狀態(tài)。如果設法跳過多余的 7個狀態(tài)，則可實現(xiàn)模 9計數(shù)器。（1）反饋清零法用74LVC161構(gòu)成九進制加計數(shù)器 如圖13. 2. 12所示。圖13.2.12例6電路圖各狀態(tài)圖（2）反饋置數(shù)法一用74LVC161構(gòu)成九進制加計數(shù)器 如圖13. 2. 13所示。圖13.2.13例6電路圖反饋置數(shù)法二用74LVC161構(gòu)成九進制加計數(shù)器 如圖13. 2. 14所示。圖13.2.14例6電路圖例7圖13.2.15所示為用555定時器組成的液位監(jiān)控電路，當液面低于正常值時，監(jiān)控器發(fā)聲報警。 說明監(jiān)控報警的原理。計算揚聲器發(fā)聲的頻率。解： 圖13.2.15所示電路是

15、由555定時器組成的多諧振蕩器，其振蕩頻率由 R1、R2和C的值決定。電容兩端引 出兩個探測電極插入液體內(nèi)。液位正常時，探測電極被液體 短路，振蕩器不振蕩，揚聲器不發(fā)聲。當液面下降到探測電 極以下時，探測電極開路，電源通過R、R2給C充電，當2Uc升至2Ucc時，振蕩器開始振蕩，振蕩器發(fā)聲報警。 3 揚聲器的發(fā)聲頻率，即為多諧振蕩器的頻率。圖13.2.15液位監(jiān)控電路1.431.43(R1 2R2) C (5.1 2 100) 103 0.01 10 6 697Hz13.4習題1313.4.1填空題1 . JK觸發(fā)器和D觸發(fā)器的特性方程分別為Qn 1 JQn KQn , Qn 1 D。2 .時

16、序邏輯電路按其狀態(tài)改變是否受同一定時信號控制，可將其分為同步時序邏輯電路和 異步時序邏輯電路兩種類型。3 . T觸發(fā)器的特性方程是 Qn 1 TQ7 TQn; 丁觸發(fā)器的特性方程是 Qn1 Q'7。4 .時序邏輯電路是由 組合邏輯電路 和具有記T乍用的 觸發(fā)器 構(gòu)成。5 .全面描述一個時序電路的功能，必須使用 3個方程式，它們是 觸發(fā)器的驅(qū)動方程、觸發(fā)器的特性方程 和時序電路的輸出方程。6 .某時序電路如圖13.4.1所示，若在輸出端得到100KHz的矩形波，則該電路時鐘脈沖CP的頻率是25KHZZ圖 13.4.17 .某時序電路設計過程中的最簡狀態(tài)圖中的狀態(tài)數(shù)為10個，設計該電路至少

17、需要用個觸發(fā)器。8 .若一單穩(wěn)態(tài)觸發(fā)器電路的輸出脈寬tw 4 S ,恢復時間tre 1 S,則輸出信號的最高頻率為200KHz 。9 .同步時序邏輯電路和時鐘脈沖CP的波形分別如圖13.4.2所示。說明是 4進制計數(shù)器。5圖 13.4.2CFU% FFiD1K圖 13.4.311.按邏輯功能不同，觸發(fā)器分為 觸發(fā)器五種類型。12.電路如圖13.4.4所示，圖 器。RS觸發(fā)器、JK觸發(fā)器D觸發(fā)器 、T觸發(fā)器13.4.4 (a)是 7進制計數(shù)器；圖 13.4.4 (b)是13進制計數(shù)CP13.4.4圖13.三個觸發(fā)器組成的最大進制計數(shù)器為進制。14.加法器是組合邏輯電路；計數(shù)器是時序邏輯電路10.

18、電路如圖13.4.3所示，Qn15.主從JK觸發(fā)器和維持阻塞 JK觸發(fā)器比較，維持阻塞 JK觸發(fā)器 抗干擾能力和可靠性更好。16.進制計數(shù)器。圖13.4.5所示的電路是 5 10100圖 13.4.7圖 13.4.513.4.2選擇題(a )6.若如圖13.4.6所示單穩(wěn)態(tài)觸發(fā)器電路輸出波形的脈沖寬度tw 5 s,恢復時間tre 1s,則輸出信號的最高頻率為A圖 13.4.6A 、四進制加計數(shù)器；B、四進制計數(shù)器； C、五進制加計數(shù)器；D、五進制計數(shù)1.下列通用集成電路中，（B）屬于時序邏輯電路。A .譯碼器B計數(shù)器C .編碼器D.加法器D )。A.主從RS觸發(fā)器B.主從JK觸發(fā)器C.基本RS

19、觸發(fā)器。D.維持阻塞型 D觸發(fā)器。AA.主從RS觸發(fā)器B.主從JK觸發(fā)器C.維持阻塞型JK觸發(fā)器。4 .構(gòu)成一個十進制計數(shù)器，需要觸發(fā)器的個數(shù)至少為（A. 3個.4個CB.5個D6個5.若一單穩(wěn)態(tài)觸發(fā)器電路的輸出脈寬C.f maxW 200KHzD.f max=200KHzA、166.7KHz； B、200KHz ; C、250KHz； D、 1MHz7.某時序電路的狀態(tài)圖如圖13.4.7所示，該電路為 5進制計數(shù)器8.設計一個99進制計數(shù)器的電路至少需要用C個觸發(fā)器。A、1; B、4; C、7 D10 。9.某時序電路如圖 13.4.8所示，若在輸入端2.卜列觸發(fā)器中，抗干擾能力和可靠性最高

20、的是（3.卜列觸發(fā)器中，有約束條件的是（)OD4）。tw3 S ,恢復時間tre 1 S ,則輸出信號的最高頻率為A.f max=250KH zB.fmax*MHZ.維持阻塞型D觸發(fā)器。CP力口入10 KHz的脈沖波形，則該電路輸出端 Z的頻率圖 13.4.8A、2.5KHz； B、5KHz； C、 20KHz D、 40KHz10 .下列觸發(fā)器中，有約束條件的是( A )。A、RS觸發(fā)器；B、JK觸發(fā)器；C、D觸發(fā)器 D T觸發(fā)器11 .下列中規(guī)模通用集成電路中，( B )屬于組合邏輯電路。A、4位計數(shù)器74161; B、4位加法器74283; C、4位寄存器74194 D 4位計數(shù)器742

21、9012 .某時序電路設計過程中的最簡狀態(tài)圖中的狀態(tài)數(shù)為8個，設計該電路至少需要用( B )個觸發(fā)器。A、4;B 、3; C 、2;D> 6。13.4.3計算題13.4.61 .邏輯電路如圖13.4.9(a)所示，輸入A、B、K和時鐘脈沖CP的波形如習題圖(b),試畫出 J和Q的波形(設 Q的初始狀態(tài)為0)。cp_mrLTLTLrL(a)(b)圖 13.4.9解：J和Q的波形如圖13.4.9(C) 所示。2.同步時序邏輯電路和時鐘脈沖CP的波形分別如圖13.4.10 所示。(1)畫出在 CP脈沖作用下 Qo, Qi的波形，設觸發(fā)器初態(tài)均為“?！保?2)說明是幾進制計數(shù)器。5CP TLFL

22、rLTLrL解：(1)Q。和Q的波形如圖13.4.10(a)Qi圖 13.4.1。 所示。(2)是4進制計數(shù)器。3.用二-五-十進制計數(shù)器 數(shù)器？74LS290構(gòu)成如圖13.4.11所示計數(shù)電路，試分析它們各為幾進制計圖 13.4.11解：圖13.4.11(a)所示計數(shù)電路，為圖13.4.11(b)所示計數(shù)電路，為6進制計數(shù)器。8進制計數(shù)器。4 .已知由與非門組成的基本RS觸發(fā)器和輸入端Rd、Sd的波形如圖13.4.12所示，試對應地畫出Q和Q的波形，并說明狀態(tài)“不定”的含義。圖 13.4.12解：Q和Q的波形如圖13.4.12(a)所示，狀態(tài)“不定”的含義是：Rd、G =0、0, Q、Q=1

23、、1,當 Rd、Sd=1、1, Q的狀態(tài)不確定。圖 13.4.145 .已知鐘控RS觸發(fā)器CP R和S的波形如圖13.4.13所示，試畫出輸出 Q的波形。設初始狀態(tài)為 0。o B _TLTLrLrLrLcp-rurLTLTL«I LJ I圖 13.4.13(a)所示,解：鐘控 RS觸發(fā)器輸出Q的波形如圖13.4.1313.4.13 (a) Q的波形6.在主從Z構(gòu)的JK觸發(fā)器中，已知 CP J、K的波形如圖13.4.14所示，試畫出 Q端的波形。設初始狀態(tài)Q=0O解：主從結(jié)構(gòu)的 JK觸發(fā)器輸出Q的波形如圖13.4.14 (a)所示，7.維持阻塞型D觸發(fā)器的輸入 D和時鐘脈沖CP的波形如

24、圖13.4.15所示，試畫出 Q端的波形。設初始 狀態(tài)Q = 0。圖 13.4.15解：維持阻塞型 D觸發(fā)器輸出Q的波形如圖13.4.15 (a)所示,設初始狀態(tài)Q= 0。cp_n_n_n_n_n_圖13.4.15 (a) Q的波形8.在T觸發(fā)器中，已知 T和CP的波形如圖13.4.16所示，試畫出 Q端的波形。圖 13.4.16解：T觸發(fā)器輸出Q的波形如圖13.4.16 (a)所示，cdi_TLmi_rL圖13.4.16 (a) Q的波形9.寫出圖13.4.17所示電路的邏輯關(guān)系式，說明其邏輯功能。圖 13.4.17D觸發(fā)器轉(zhuǎn)換成Q= 0。解：D AQ BQ根據(jù)D觸發(fā)器的特性方程Qn 1 D

25、 ,得Qn 1 AQ BQ令A=J, K=B,電路的功能與JK觸發(fā)器的功能相同，即該電路的功能就是將了 JK觸發(fā)器。10. 如圖13.4.18所示的電路和波形，試畫出D端和Q端的波形。設初始狀態(tài)ABCP圖 13.4.18q cc_n_n_n_n_ii 解：D A B, D和Q的波形如圖13.4.18 (a)所示。uLTLTLTLJrL圖13.4.18 (a) D和Q的波形Q(a)(b)圖13。19第11題圖11電路如圖13.4.19所示。畫出 Q端和Q端在六個時鐘脈沖 CP作用下的波形。設初態(tài) Q=Q= 0。圖13-20第12題圖解：Qn1 Doq0nJ11,K1 Q0nQ1n 1 J1Q1n

26、 Kq1n Q1n Q；q1n12.用圖13.4.20(a)所給器件構(gòu)成電路，并在示波器上觀察到如圖 電路是如何連接的？請畫出邏輯電路圖。解：Y CPe Q CPQ CP QQ 為CP的二分頻，故邏輯電路圖如圖 13.4.20 (c)所示。1 -F-CP一千13.4.20 (b)所示波形。試問圖 13-20 (c)13已知如圖13.4.21(a)所示電路的各輸入端信號如圖13.4.21(b)所示。試畫出觸發(fā)器輸出端Q和CP、Q、Q的波形如圖 13.4.19 (a)所示。Q的波形。設觸發(fā)器的初態(tài)均為 0。(a)5-TLrLrLrLnLTLrL(b)圖 13.4.21解：電路為異步時序電路,(c)

27、14已知電路和時鐘脈沖 CP及輸入端A的波形如圖13.4.22所示，試畫出輸出端 q0、Q1的波形。假 定各觸發(fā)器初態(tài)為1。CP.A -TLrLrLrLrLrLrLTL-1m(b)圖 13.4.22解：電路為異步時序電路,Qo 1 A,Sd Q1n(a)圖 13.4.22 (c)15已知圖13.4.23(a)所示電路中輸入A及CP的波形如圖13.4.23(b)所示。試畫出輸出端 Q0、Q、Q2的波形，設觸發(fā)器初態(tài)均為0。(b)圖 13.4.23解：電路為同步時序電路，三個D觸發(fā)器初態(tài)均為0,上升沿觸發(fā)，輸出波形如圖13.4.23(c)所示。從輸出波形圖中可看出，該電路的功能為移位寄存器。16電

28、路如圖13.4.24所示，已知時鐘脈沖 CP的頻率為2 kHz,試求Q、Q的波形和頻率。設觸發(fā)器 的初始狀態(tài)為0。圖13。4。24第16題圖2圖13。4。25第17題圖解：電路為異步時序電路，兩個D觸發(fā)器初態(tài)均為0,上升沿觸發(fā)，輸出波形如圖 13.4.24(a)所示。圖13。4。24 (a)第16題圖從輸出波形圖中可看出，時鐘脈沖CP的頻率為2 kHz, Q的頻率為1kHz, Q的頻率為500 kHz。17 .分析如圖13.4.25所示電路的邏輯功能。解：電路為同步時序電路，設兩個JK觸發(fā)器初態(tài)均為0,下降沿觸發(fā)，輸出波形如圖13.4.25(a)所從輸出波形圖中可看出，電路的邏輯功能為為兩位同

29、步二進制減法計數(shù)器。18 .某計數(shù)器波形如圖13.4.26所示，試確定該計數(shù)器有幾個獨立狀態(tài)，并畫出狀態(tài)循環(huán)圖。b_TLTLjrn_rLrLrL° ri rG £圖 13.4.26解：該計數(shù)器有 6個獨立狀態(tài)，狀態(tài)循環(huán)圖如圖13.4.26 (a)所示。19.圖 13.4.27JK觸發(fā)器，下降沿觸發(fā),圖 13.4.26 (a)電路如圖13.4.27所示。假設初始狀態(tài)Q2 Q1 Q= 000。試分析FF2、FR構(gòu)成幾進制計數(shù)器？整個電路為幾進制計數(shù)器？畫出 CP乍用下的輸出波形。解：電路為異步時序電路，有三個 各JK觸發(fā)器驅(qū)動方程為：Jo Ko 1 nJiQ2 ,Ki1J2Qi

30、,K21各JK觸發(fā)器的狀態(tài)方程為:CP 作用下的輸出波形如圖JK觸發(fā)器，下降沿觸發(fā),從輸出波形圖中可看出，觸發(fā)器FF2, FFi構(gòu)成同步三進制加法計數(shù)器；整個電路為六進制加法計數(shù)器。20分析圖13.4.28計數(shù)器的邏輯功能，確定該計數(shù)器是幾進制的?解：電路為同步時序電路，有三個各JK觸發(fā)器驅(qū)動方程為：Jo Qn,Ko 1J1 K1 QoJ2 Q0Q1K 1各JK觸發(fā)器的狀態(tài)方程為:Q011 Q；Q0Q1n 10nQ0 Q1nQ0Q211 QinQO1根據(jù)JK觸發(fā)器的狀態(tài)方程，可列出電路的狀態(tài)轉(zhuǎn)換圖，如圖 13.4.28 (a)所示。從電路的狀態(tài)轉(zhuǎn)換圖可看出，該電路為五進制加法計數(shù)器。21同步時序邏輯電路如圖13.4.29所示，觸發(fā)器為維持阻塞型D觸發(fā)器。其初態(tài)均為 0。試求：在連續(xù)七個日鐘脈沖 CP作用下車出端Q0、Qi和Y的波形； 輸出端Y與時鐘CP的關(guān)系。圖 13.4.29解：(1)電路為同步時序電路，有兩個D觸發(fā)器，上升沿觸發(fā)。Q01 1 Do QnQ1n1 Qo,Rd Q；(Q；0,Q1n 0)CP Q01在CP作用下的輸出波形如圖13.4.29 (a)所示。圖 13.4.29 (a)(2)輸出Y為時鐘CP的三分頻。22用二-五