GW48系列EDA實驗開發(fā)系統(tǒng)使用說明

1、僅供個人參考GW48系列EDA實驗開發(fā)系統(tǒng)使用說明一、 GW48教學(xué)實驗系統(tǒng)原理與使用介紹1、GW48系統(tǒng)使用注意事項 12、GW48系統(tǒng)主板結(jié)構(gòu)與使用方法1二、實驗電路結(jié)構(gòu)1 .實驗電路信號資源符號圖說明 72、各實驗電路結(jié)構(gòu)圖特點與適用范圍簡述 83、實驗電路結(jié)構(gòu)圖 9三、GW48CK/GK/PK 系統(tǒng)（萬能接插口與結(jié)構(gòu)圖信號/與芯片引腳對照表18摘自:杭州康芯電子有限公司GW48 系列實驗開發(fā)系統(tǒng)詳細使用說明一、 GW48 教學(xué)實驗系統(tǒng)原理與使用介紹1 、 GW48 系統(tǒng)使用注意事項a： 閑置不用GW48 EDA/SOC 系統(tǒng)時，關(guān)閉電源，拔下電源插頭！ ！b : EDA軟件安裝方法可參

2、見光盤中相應(yīng)目錄中的中文 README.TXT ;詳細使用方法可參閱本書或EDA 技術(shù)實用教程、或 VHDL 實用教程中的相關(guān)章節(jié)。c： 在實驗中，當選中某種模式后，要按一下右側(cè)的復(fù)位鍵 ，以使系統(tǒng)進入該結(jié)構(gòu)模式工作。d ： 換目標芯片時要特別注意，不要插反或插錯，也不要帶電插拔，確信插對后才能開電源。其它接口都可帶電插拔（當適配板上的10 芯座處于左上角時，為正確位置）。e：對工作電源為5V的CPLD （如1032E/1048C、95108或7128S等）下載時。最好將系統(tǒng)的電路“模式”切換到“ b”，以便使工作電壓盡可能接近5V。g: GW48詳細使用方法可參見EDA技術(shù)實用教程配套教學(xué)軟

3、件*.ppt。h:主板左側(cè)3個開關(guān)默認向下，但靠右的開關(guān)必須打向上（DLOAD）,才能 下載。i:跳線座“SPS”默認向下短路（PIO48）;右側(cè)開關(guān)默認向下（TO MCU ）。j:左下角撥碼開關(guān)除第4檔“DS8使能”向下?lián)埽?數(shù)碼管顯示使能）外， 其余皆默認向上撥。2、GW48系統(tǒng)主板結(jié)構(gòu)與使用方法附圖 1-1A 為 GW48-CK型EDA實驗開發(fā)系統(tǒng)的主板右側(cè)的3列目拓板插隆哈甘咫同PIO6Do oPIO61PID6Bo 0PIO69-PlowO' 0PIO63PIO700 oPIO71PI0640 0PI0S5PIO? I0 0PIQ73PlO&fiD OPIO67PIO

4、74 01 - 7F結(jié)構(gòu)圖（GW48-GK/PK 型未畫出，具體結(jié)構(gòu)說明應(yīng)該參考 實物主板），該系統(tǒng)的實驗電 路結(jié)構(gòu)是可控的。即可通過控制接口鍵SW9,使之改變連 接方式以適應(yīng)不同的實驗需TCK TDO IMS nSTA7DI PlOO25V PIG'2 PIO4 FIO6 Roe FIOlO PIQ1.2 PI014 PI016 FICiW PIO20 PIO22 PIO243HD-D OO' 0O' 0 Q Q O' O D OD- O 0 0 口 o0 0 。oD> O b o 0 0D> Q 0- 00 0 0 o Q QO' O &

5、amp; 0 D O q O81172。-12 V SELO1 3 5 7 9 1 幻一一toIUICI S1JppppppPIO1J PIOBPI017PKil：FIO21PIO2SPIO25VDCQ O 0 (I0 c 口 “ 0 <l o o 0 0 0 Q 凸u q g 0 0 0 o o 0 0 fl 0 0 Q O 0 fl 0 q 0 4 Q 0“匚二 iXOCKgCLOCKS3PEWERPIC46 PIM：PICW4PlCa 2PID40B 6 rin- -2 o B RU-2 b一二'.:，2個D -o- D D o,n- D- 團plplplpllpllpll

6、CLOCKS CLOCKOPIO49PIC47PIO45PIC43PlcZ)41PIO39PIO37PIO3&PIO33PIO31PIO3SPIO27TCKGNDo0TDO0TMSoQ.EJ.UnSIA口oSEL1TDloo要。因而，從物理結(jié)構(gòu)上看，實驗板的電路結(jié)構(gòu)是固定的，但其內(nèi)部的信息流在 主控器的控制下，電路結(jié)構(gòu)將發(fā)生變化。這種“多任務(wù)重配置”設(shè)計方案的目的 有3個：1.適應(yīng)更多的實驗與開發(fā)項目；2.適應(yīng)更多的PLD公司的器件；3.適 應(yīng)更多的不同封裝的FPGA和CPLD器件。系統(tǒng)板面主要部件及其使用方法說 明如下（請參看相應(yīng)的實驗板板面和附圖 1-1A ）。不得用于商業(yè)用途僅供

7、個人參考GW48-GK 獲 GW48-PK以下是對 GW48系統(tǒng)主板功能塊的注釋，但請注意，有的功能塊僅附表1-1在線編程坐各引腳與不同 PLD公司器件編PLD公LATTALTERA/ATVAN司ICEMELXILINX 1TIS 程下載接口說明系統(tǒng)存在：(1) SW9 :按動該鍵能使實驗板產(chǎn)生12 種不同的實驗電路結(jié)構(gòu)。這些結(jié)構(gòu)如第二節(jié)的13張實驗電路結(jié)構(gòu)圖所示。例如選擇了 “ NO.3”圖，須 按動系統(tǒng)板上的SW9鍵，直至數(shù)碼管SWG9顯示“3”，于是系統(tǒng)即進入了 NO.3 圖所示的實驗電路結(jié)構(gòu)(2) B2 :這是一塊插于主系統(tǒng)板上的目標芯片適配座。對于不同的目標芯片可配不同的適配座。可用

8、的目標芯片包括目前不得用于商業(yè)用途Clock0中頻組PS/2 接口在線下載通訊接口J2SWG9ByteBlasterMVD口路 接電數(shù)模轉(zhuǎn)換器件在線下載口J3B顯示控制器件1顯示控制器件2丁I目標板插座1 CON12n目標板插座2 CON2視頻接口8RS-232UART 接口K2擇選率頻鐘時口接標鼠ONA器位電1NIA 入輸號FA口接載下線在塊模源壓電>00 1 y2 >00 3 V2H2T-+ ,V5口接擬模源電測檢路電生發(fā)鐘時 00B路電口接頻視AGV3B座換切路電口接1/ 2PJTUOA入輸號FA50M晶振數(shù)1/71數(shù))C38電源開關(guān)路電口接232-SB4B目標芯片適配座B2

9、AGPt/DLPC片芯標目發(fā)開驗膏DE示指式模附圖1-1A GW48-CK 實驗開發(fā)系統(tǒng)的板面結(jié)構(gòu)圖僅供個人參考世界上最大的六家FPGA/CPLD廠商幾乎所有CPLD、FPGA和所有ispPAC等模擬 EDA 器件 。 第三節(jié)的表中已列出多種芯片對系統(tǒng)板引腳的對應(yīng)關(guān)系，以利在實驗時經(jīng)常查用。（ 3） J3B/J3A ：如果僅是作為教學(xué)實驗之用，系統(tǒng)板上的目標芯片適配座無須拔下，但如果要進行應(yīng)用系統(tǒng)開發(fā)、產(chǎn)品開發(fā)、電子設(shè)計競賽等開發(fā)實踐活動， 在系統(tǒng)板上完成初步仿真設(shè)計后，就有必要將連有目標芯片的適配座拔下插在自己的應(yīng)用系統(tǒng)上（如GWDVP 板）進行調(diào)試測試。為了避免由于需要更新設(shè)計程序和編程下

10、載而反復(fù)插拔目標芯片適配座，GW48 系統(tǒng)設(shè)置了一對在線編程下載接口座：J3A和J3B。此接口插座可適用于不同的 FPGA/CPLD （注意，1 、此接口僅適用于5V 工作電源的FPGA 和 CPLD； 2、 5V 工作電源必須由被下 載 系 統(tǒng) 提 供 ） 的 配 置 和 編 程 下 載 。 對 于 低 壓 FPGA/CPLD ， （ 如EP1K30/50/100 、 EPF10K30E 等， 都是 2.5V 器件） ， 下載接口座必須是另一座：ByteBlasterMV 。 注意， 對于 GW48-GK/PK ， 只有一個下載座：ByteBlasterMV ，是通用的。（4）混合工作電壓使

11、用：對于低壓FPGA/CPLD 目標器件，在GW48 系統(tǒng)上的設(shè)計方法與使用方法完全與5V 器件一致，只是要對主板的跳線作一選擇（對GW48-GK/PK 系統(tǒng)不用跳線）：JVCC/VS2 ： 跳線JVCC（ GW48 GK/PK 型標為“VS2 ”）對芯片I/O 電壓2 .3V（VCCIO）或5V （VCC）作選擇，對5V器件，必須選“ 5.0V”。例如，若系統(tǒng)上插的目標器件是EP1K30/50/100 或 EPF10K30E/50E 等，要求將主板上的跳線座 “ JVCC” 短路帽插向“ 3.3V ” 一端； 將跳線座 “ JV2” 短路帽插向“ +2.5V ”一端（如果是5V 器件，跳線應(yīng)

12、插向“5.0V ”） 。（ 5） 并行下載口：此接口通過下載線與微機的打印機口相連。來自PC 機的下載控制信號和CPLD/FPGA 的目標碼將通過此口，完成對目標芯片的編程下載。 編程電路模塊能自動識別不同的CPLD/FPGA 芯片， 并作出相應(yīng)的下載適配操作。（ 6） 鍵 1 鍵 8 ：為實驗信號控制鍵，此8 個鍵受“多任務(wù)重配置”電路控制，它在每一張電路圖中的功能及其與主系統(tǒng)的連接方式隨SW9 的模式選擇而變，使用中需參照第二節(jié)中的電路圖。（ 7 ）鍵9 鍵 12 ：實驗信號控制鍵（僅GW48 GK/PK 型含此鍵）此4 個鍵不受“多任務(wù)重配置”電路控制，使用方法參考“實驗電路結(jié)構(gòu) NO.

13、5”。（ 8） 數(shù)碼管 18/ 發(fā)光管 D1D16 ：也受“多任務(wù)重配置”電路控制，它們的連線形式也需參照第二節(jié)的電路圖。（ 9） 數(shù)碼管 914/ 發(fā)光管 D17D22 ：不受“多任務(wù)重配置”電路控制（僅 GW48 GK/PK 型含此發(fā)光管）， 它們的連線形式和使用方法參考 “實驗電路結(jié)構(gòu)NO.5 ”。（ 10） “ 時鐘頻率選擇”P1A/JP1B/JP1C ：為時鐘頻率選擇模塊。通過短路帽的不同接插方式，使目標芯片獲得不同的時鐘頻率信號。對于“CLOCK0”JP1C,同時只能插一個短路帽，以便選擇輸向“ CLOCK0”的一種頻率：信號頻率范圍： 1Hz - 50MHz （對GW48-CK

14、系統(tǒng)）信號頻率范圍：0.5Hz - 50MHz （對GW48-GK系統(tǒng)）信號頻率范圍：0.5Hz - 100MHz （對GW48-PK 系統(tǒng)），由于 CLOCK0 可選的頻率比較多，所以比較適合于目標芯片對信號頻率或周期測量等設(shè)計項目的信號輸入端。JP1B 分三個頻率源組，即如系統(tǒng)板所示的“高頻組”、 “中頻組”和“低頻組”。它們分別對應(yīng)三組時鐘輸入端。例如，將三個短路帽分別插于JP1B 座的 2Hz、 1024Hz 和 12MHz ；而另三個短路帽分別插于JP1A 座的CLOCK4、 CLOCK7 和 CLOCK8， 這時， 輸向目標芯片的三個引腳：CLOCK4、 CLOCK7 和 CLOC

15、K8 分別獲得上述三個信號頻率。需要特別注意的是，每一組頻率源及其對應(yīng)時鐘輸入端，分別只能插一個短路帽。也就是說，通過JP1A/B 的組合頻率選擇，最多只能提供三個時鐘頻率。注意，對于GW48-GK/PK 系統(tǒng)，時鐘選擇比較簡單：每一頻率組僅接一個頻率輸入口，如低頻端的4 個頻率通過短路帽，可選的時鐘輸入口僅為CLOCK2 ，因此對于GW48-GK/PK ，總共只有4 個時鐘可同時輸入FPGA：CLOCK0 、 CLOCK2 、 CLOCK5 、 CLOCK9 。(11)揚聲器S1:目標芯片的聲訊輸出，與目標芯片的“ SPEAKER”端相接，即PIO50。通過此口可以進行奏樂或了解信號的頻率。

16、(12) PS/2接口：通過此接口，可以將PC機的鍵盤和/或鼠標與GW48系統(tǒng)的目標芯片相連，從而完成PS/2 通信與控制方面的接口實驗，GW48-GK/PK含另一 PS/2 接口，參見實驗電路結(jié)構(gòu)NO.5。( 13 ) VGA 視頻接口 ：通過它可完成目標芯片對VGA 顯示器的控制。(14) 單片機接口器件：它與目標板的連接方式也已標于主系統(tǒng)板上：連接方式可參見附圖2-13 。注意 1 ， 對于 GW48-GK/PK 系統(tǒng)， 實驗板左側(cè)有一開關(guān)，向上撥， 將 RS232通信口直接與FPGA 的 PIO31 和 PIO30 相接； 向下?lián)軇t與89C51 單片機的P30和 P31 端口相接。于是

17、通過此開關(guān)可以進行不同的通信實驗，詳細連接方式可參見附圖2-13 。平時此開關(guān)向下打，不要影響FPGA 的工作。注意2,由附圖2-13可知，單片機89C51的P3和P1 口是與FPGA的PIO66-PIO79 相接的，而這些端口又與6 數(shù)碼管掃描顯示電路連在一起的，所以當要進行6 數(shù)碼管掃描顯示實驗時，必須拔去右側(cè)的單片機，并安實驗電路結(jié)構(gòu)NO.5,將撥碼開關(guān)3,撥為使能，這時LCD停止工作。（ 15 ） RS-232 串行通訊接口： 此接口電路是為單片機與PC 機通訊準備的，由此可以使PC 機、單片機、FPGA/CPLD 三者實現(xiàn)雙向通信。當目標板上FPGA/CPLD器件需要直接與PC機進行

18、串行通訊時，可參見附圖2-13 ,和實驗電路結(jié)構(gòu)圖NO.5,將實驗板右側(cè)的開關(guān)向上打“ TO FPGA”，從而使目標芯片的 PIO31 和 PIO30 與 RS232 口相接， 即使 RS232 的通信接口直接與目標器件FPGA的PIO30/PIO31相接。而當需要使PC機的RS232串行接口與單片機的P3.0 和 P3.1 口相接時，則應(yīng)將開關(guān)向下打“TO MCU ”既可（平時不用時也應(yīng)保持在個位置）。（ 16 ）“ AOUT ” D/A 轉(zhuǎn)換 ：利用此電路模塊（實驗板左下側(cè)），可以完成 FPGA/CPLD 目標芯片與D/A 轉(zhuǎn)換器的接口實驗或相應(yīng)的開發(fā)。它們之間的連接方式可參閱“實驗電路結(jié)

19、構(gòu) NO.5” ： D/A 的模擬信號的輸出接口是“AOUT”，示波器可掛接左下角的兩個連接端。當使能撥碼開關(guān)8: “濾波1”時， D/A 的模擬輸出將獲得不同程度的濾波效果。注意，進行D/A 接口實驗時，需打開左側(cè)第2 個開關(guān)，獲得+/-12 伏電源，實驗結(jié)束后關(guān)上此電源。（ 17）“ AIN0 ” / “ AIN1 ”：外界模擬信號可以分別通過系統(tǒng)板左下側(cè)的兩個輸入端“AIN0 ”和“ AIN1 ”進入 A/D 轉(zhuǎn)換器 ADC0809 的輸入通道IN0和 IN1 ， ADC0809 與目標芯片直接相連。通過適當設(shè)計，目標芯片可以完成對ADC0809 的工作方式確定、輸入端口選擇、數(shù)據(jù)采集與

20、處理等所有控制工作并可通過系統(tǒng)板提供的譯碼顯示電路，將測得的結(jié)果顯示出來。此項實驗首先需參閱第二節(jié)的“實驗電路結(jié)構(gòu) NO.5”有關(guān)0809與目標芯片的接口方式，同時了解系統(tǒng)板上的接插方法以及有關(guān)0809 工作時序和引腳信號功能方面的資料。注意： 不用 0809 時， 需將左下角的撥碼開關(guān)的“ A/D 使能” 和 “轉(zhuǎn)換結(jié)束”打為禁止：向上撥，以避免與其他電路沖突。ADC0809 A/D 轉(zhuǎn)換實驗接插方法（如實驗電路結(jié)構(gòu)NO.5 圖所示） ：A 左下角撥碼開關(guān)的“A/D 使能”和“轉(zhuǎn)換結(jié)束”打為使能：向下?lián)?，即將ENABLE（9）與PIO35相接；若向上撥則禁止，即則使 ENABLE（9） 0,

21、表示禁止0809 工作，使它的所有輸出端為高阻態(tài)。B.左下角撥碼開關(guān)的“轉(zhuǎn)換結(jié)束”使能，則使 EOC（7） PIO36 ,由此可使目標芯片對ADC0809 的轉(zhuǎn)換狀態(tài)進行測控。（ 18 ） VR1/ “ AIN1 ”： VR1 電位器，通過它可以產(chǎn)生0V+5V 幅度可調(diào)的電壓。其輸入口是0809 的 IN1 （與外接口AIN1 相連，但當AIN1 插入外輸入插頭時，VR1 將與 IN1 自動斷開）。若利用VR1 產(chǎn)生被測電壓，則需使0809的第 25 腳置高電平，即選擇IN1 通道，參考“實驗電路結(jié)構(gòu) NO.5”。（ 19） AIN0 的特殊用法： 系統(tǒng)板上設(shè)置了一個比較器電路，主要以 LM3

22、11組成。若與D/A 電路相結(jié)合，可以將目標器件設(shè)計成逐次比較型A/D 變換器的控制器件參考“實驗電路結(jié)構(gòu) NO.5”。（ 20） 系統(tǒng)復(fù)位鍵：此鍵是系統(tǒng)板上負責(zé)監(jiān)控的微處理器的復(fù)位控制鍵，同時也與接口單片機的復(fù)位端相連。因此兼作單片機的復(fù)位鍵。（ 21） 下載控制開關(guān)：在系統(tǒng)板的左側(cè)第3 個開關(guān)。當需要對實驗板上的目標芯片下載時必須將開關(guān)向上打（即“ DLOAD”）；而當向下打（LOCK）時，將關(guān)閉下載口，這時可以將下載并行線拔下而作它用（這時已經(jīng)下載進FPGA的文件不會由于下載口線的電平變動而丟失）；例如拔下的25 芯下載線可以與GWAK30+ 適配板上的并行接口相接，以完成類似邏輯分析儀

23、方面的實驗。（22）跳線座SPS :短接“T_F”可以使用在系統(tǒng)頻率計。頻率輸入端在主板右側(cè)標有“頻率計”處。模式選擇為“ A”。短接“PIO48”時，信號PIO48可用，如實驗電路結(jié)構(gòu)圖NO.1 中的 PIO48 。平時應(yīng)該短路“PIO48 ”（ 23） 目標芯片萬能適配座CON1/2 ：在目標板的下方有兩條80 個插針插座（ GW48-CK 系統(tǒng)） ，其連接信號如附圖1-1B 所示，此圖為用戶對此實驗開發(fā)系統(tǒng)作二次開發(fā)提供了條件。此二座的位置設(shè)置方式和各端口的信號定義方式與綜合電子設(shè)計競賽開發(fā)板GWDVP-B 完全兼容！ ！對于 GW48-GK/PK 系統(tǒng)， 此適配座在原來的基礎(chǔ)上增加了2

24、0 個插針， 功能大為增強。增加的20 插針信號與目標芯片的連接方式可參考“實驗電路結(jié)構(gòu)NO.5” 和附圖 2-13 0（ 24） 撥碼開關(guān)：撥碼開關(guān)的詳細用法可參考實驗電路結(jié)構(gòu)NO.5 圖和附圖 2-13 。（ 25） ispPAC 下載板 ：對于 GW48-GK 系統(tǒng)，其右上角有一塊ispPAC模擬 EDA 器件下載板，可用于模擬EDA 實驗中對ispPAC10/20/80 等器件編程下載用，詳細方法請看光盤中ENA 技術(shù)實用教程配套教學(xué)軟件實驗演示部分： “模擬 EDA 實驗演示”的 POWER POINT 。（ 26） 撥 8X8 數(shù)碼點陣：在右上角的模擬EDA 器件下載板上還附有一塊

25、不得用于商業(yè)用途僅供個人參考數(shù)碼點陣顯示塊，是通用供陽方式，需要 16根接插線和兩根電源線連接。詳細方法請看“實驗演示”的POWER POINT。(27)使用舉例： 若通過鍵SW9選中了 “實驗電路結(jié)構(gòu)圖NO.1 "，這時的GW48系統(tǒng)板所具有的接口方式變?yōu)椋篎PGA/CPLD端口 PI/O3128、2724、2320和1916 ,共4組4位二進制I/O端口分別通過一個全譯碼型的 7段譯碼器輸向系統(tǒng)板的7段數(shù)碼顯示器。這樣，如果有數(shù)據(jù)從上述任一組四位輸出，就能在數(shù)碼顯示器上顯示出相應(yīng)的數(shù)值，其數(shù)值對應(yīng)范圍為：FPGA/CPLD 輸出00000001001011001101111011

26、11數(shù)碼管顯示012CDEF端口 I/O3239分別與8個發(fā)光二極管D8D1相連，可作輸出顯示，高電平亮。還可分別通過鍵8和鍵7,發(fā)出高低電平輸出信號進入端口 I/049和48 ; 鍵控輸出的高低電平由鍵前方的發(fā)光二極管 D16和D15顯示，高電平輸出為亮。此外，可通過按動鍵4至鍵1 ,分別向FPGA/CPLD的PIO0PIO15 輸入4位 16進制碼。每按一次鍵將遞增 1,其序列為1, 2,七，A, - Fo注意，對于 不同的目標芯片，其引腳的I/O標號數(shù)一般是同GW48系統(tǒng)接口電路的“ PIO” 標號是一致的(這就是引腳標準化)，但具體引腳號是不同的，而在邏輯設(shè)計中 引腳的鎖定數(shù)必須是該芯

27、片的具體的引腳號。 具體對應(yīng)情況需要參考第3節(jié)的引 腳對照表。二、實驗電路結(jié)構(gòu)1.實驗電路信號資源符號圖說明結(jié)合附圖2-1，以下對實驗電路結(jié)構(gòu)圖中出現(xiàn)的信號資源符號功能作出一些 說明：(1)附圖2-1a是16進制7段全譯碼器，它有7位輸出，分別接7段數(shù)碼管 的7個顯示輸入端：a、b、c、d、e、f和g;它的輸入端為D、C、B、A, D為最高位，A為最低位。例如，若所標輸入的口線為 PIO1916 ,表示PIO19 接 D、18 接 C、17 接 B、16 接 Ao(2)附圖2-1b是高低電平發(fā)生器，每按鍵一次，輸出電平由高到低、或由 低到高變化一次，且輸出為高電平時，所按鍵對應(yīng)的發(fā)光管變亮，反

28、之不亮。(3)附圖2-1c是16進制碼(8421碼)發(fā)生器，由對應(yīng)的鍵控制輸出 4位2進制構(gòu)成的1位16進制碼，數(shù)的范圍是00001111 , gPAH0至曲5。每按 鍵一次，輸出遞增1,輸出進入目標芯片的4位2進制數(shù)將顯示在該鍵對應(yīng)的數(shù) 碼管上。(4)直接與7段數(shù)碼管相連的連接方式的設(shè)置是為了便于對 7段顯示譯碼器 的設(shè)計學(xué)習(xí)。以圖NO.2為例，如圖所標“ PIO46-PIO40接g、f、e、d、c、b、 a”表示PIO46、PIO45.PIO40分別與數(shù)碼管的7段輸入g、f、e、d、c、b、 a相接。(5)附圖2-1d是單次脈沖發(fā)譯碼器 _J HEX 單脈沖 rr- 生器。每按一次鍵，輸出

29、一個脈 LQ-9)(e)沖，與此鍵對應(yīng)的發(fā)光管也會閃附圖2-1實驗電路信號資源符號圖不得用于商業(yè)用途僅供個人參考亮一次，時間20ms 。（ 6）附圖2-1e 是琴鍵式信號發(fā)生器，當按下鍵時，輸出為高電平，對應(yīng)的發(fā)光管發(fā)亮；當松開鍵時，輸出為高電平，此鍵的功能可用于手動控制脈沖的寬度。具有琴鍵式信號發(fā)生器的實驗結(jié)構(gòu)圖是NO.3。2 各實驗電路結(jié)構(gòu)圖特點與適用范圍簡述（ 1） 結(jié)構(gòu)圖 NO.0 ： 目標芯片的PIO19 至 PIO44 共 8 組 4 位 2 進制碼輸出，經(jīng)外部的7 段譯碼器可顯示于實驗系統(tǒng)上的8 個數(shù)碼管。鍵1 和鍵 2 可分別輸出 2 個四位 2 進制碼。一方面這四位碼輸入目標

30、芯片的PIO11PIO8 和PIO15PIO12 ，另一方面，可以觀察發(fā)光管D1 至 D8 來了解輸入的數(shù)值。例如，當鍵1控制輸入PIO11PIO8的數(shù)為AHA 時，則發(fā)光管D4和D2亮，D3和 D1 滅。電路的鍵8 至鍵 3 分別控制一個高低電平信號發(fā)生器向目標芯片的PIO7至PIO2輸入高電平或低電平，揚聲器接在“ SPEAKER'上，具體接在哪一引腳要看目標芯片的類型，這需要查第3 節(jié)的引腳對照表。如目標芯片為FLEX10K10， 則揚聲器接在“ 3” 引腳上。 目標芯片的時時鐘輸入未在圖上標出，也需查閱第3 節(jié)的引腳對照表。例如，目標芯片為XC95108 ，則輸入此芯片的時鐘信

31、號有CLOCK0至CLOCK10,共11個可選的輸入端，對應(yīng)的引腳為 65至 80。具體的輸入頻率，可參考主板頻率選擇模塊。此電路可用于設(shè)計頻率計，周期計，計數(shù)器等等。（2）結(jié)構(gòu)圖NO.1 ： 適用于作加法器、減法器、比較器或乘法器等。例如，加法器設(shè)計，可利用鍵4 和鍵 3 輸入 8 位加數(shù)；鍵2 和鍵 1 輸入 8 位被加數(shù)，輸入的加數(shù)和被加數(shù)將顯示于鍵對應(yīng)的數(shù)碼管4-1 ， 相加的和顯示于數(shù)碼管6 和5；可令鍵8 控制此加法器的最低位進位。(3)結(jié)構(gòu)圖 NO.2 ： 可用于作VGA 視頻接口邏輯設(shè)計，或使用數(shù)碼管8 至數(shù)碼管 5 共 4 個數(shù)碼管作7 段顯示譯碼方面的實驗；而數(shù)碼管4 至數(shù)

32、碼管1 ， 4個數(shù)碼管可作譯碼后顯示，鍵1 和鍵 2 可輸入高低電平。(4)結(jié)構(gòu)圖 NO.3 ： 特點是有8 個琴鍵式鍵控發(fā)生器，可用于設(shè)計八音琴等電路系統(tǒng)。也可以產(chǎn)生時間長度可控的單次脈沖。該電路結(jié)構(gòu)同結(jié)構(gòu)圖NO.0 一樣，有 8 個譯碼輸出顯示的數(shù)碼管，以顯示目標芯片的32 位輸出信號，且8 個發(fā)光管也能顯示目標器件的8 位輸出信號。(5) 結(jié)構(gòu)圖 NO.4 ：適合于設(shè)計移位寄存器、環(huán)形計數(shù)器等。電路特點是，當在所設(shè)計的邏輯中有串行2 進制數(shù)從PIO10 輸出時，若利用鍵7 作為串行輸出時鐘信號，則 PIO10 的串行輸出數(shù)碼可以在發(fā)光管D8 至 D1 上逐位顯示出來，這能很直觀地看到串出

33、的數(shù)值。(6)結(jié)構(gòu)圖NO.5 ： 此電路結(jié)構(gòu)比較復(fù)雜，有較強的功能，主要用于目標器件與外界電路的接口設(shè)計實驗。該電路主要含以9 大模塊：1 普通內(nèi)部邏輯設(shè)計模塊。在圖的左下角。此模塊與以上幾個電路使用方法相同， 例如同結(jié)構(gòu)圖NO.3 的唯一區(qū)別是8 個鍵控信號不再是琴鍵式電平輸出，而是高低電平方式向目標芯片輸入(即乒乓開關(guān))。此電路結(jié)構(gòu)可完成許多常規(guī)的實驗項目。2 RAM/ROM 接口。 在圖左上角，此接口對應(yīng)于主板上，有2 個 32 腳的 DIP 座，在上面可以插RAM ，也可插ROM (僅 GW48-GK/PK 系統(tǒng)包含此接口)例如：RAM ： 628128 ； ROM ： 27C010

34、、 27C020 、 27C040 、 27C080 、 29C010 、29C020 、 29C040 等。此 32 腳座的各引腳與目標器件的連接方式示于圖上，是用標準引腳名標注的，如PIO48 （第 1 腳） 、 PIO10 （第 2 腳）等等。注意，RAM/ROM 的使能由撥碼開關(guān)“1”控制。對于不同的RAM 或 ROM ，其各引腳的功能定義不盡一致，即，不一定兼容， 因此在使用前應(yīng)該查閱相關(guān)的資料，但在結(jié)構(gòu)圖的上方也列出了部分引腳情況，以資參考。3 VGA 視頻接口。在圖右上角，它與目標器件有5 個連接信號：PIO40 、41 、 42、 43、 44， 通過查表 （第 3 節(jié)的引腳對

35、照表）， 可的對應(yīng)于EPF10K20-144或 EP1K30/50-144 的 5 個引腳號分別是：87、 88、 89、 90、 91 。4 PS/2 鍵盤接口。在圖右上側(cè)。它與目標器件有2 個連接信號：PIO45 、46 。5 A/D 轉(zhuǎn)換接口。在圖左側(cè)中。圖中給出了ADC0809 與目標器件連接的電路圖。 使用注意事項可參照上節(jié)。有關(guān) FPGA/CPLD 與 ADC0809 接口方面的實驗示例在本實驗講義中已經(jīng)給出（實驗12 ） 。6 D/A 轉(zhuǎn)換接口。在圖右下側(cè)。圖中給出了DAC0832 與目標器件連接的電路圖。 使用注意事項可參照上節(jié)。有關(guān) FPGA/CPLD 與 0832 接口方面

36、的實驗示例在本實驗講義中已經(jīng)給出（實驗16） 。7 LM311 接口。 注意，此接口電路包含在以上的D/A 接口電路中，可用于完成使用DAC0832 與比較器LM311 共同實現(xiàn)A/D 轉(zhuǎn)換的控制實驗。比較器的輸出可通過主板左下側(cè)的跳線選擇 “比較器”， 使之與目標器件的PIO37 相連。以便用目標器件接收311 的輸出信號。注意，有關(guān)D/A 和 311 方面的實驗都必須打開+/-12V 電壓源，實驗結(jié)束后關(guān)閉此電源。8 單片機接口。根據(jù)此圖和附圖2-13 ，給出了單片機與目標器及LCD 顯示屏的連接電路圖。9 RS232 通信接口。注意， 結(jié)構(gòu)圖 NO.5 中并不是所有電路模塊都可以同時使用

37、，這是因為各模塊與目標器件的IO 接口有重合。仔細觀察可以發(fā)現(xiàn)：1 當使用RAM/ROM 時，數(shù)碼管3、 4、 5、 6、 7、 8 共 6 各數(shù)碼管不能同時使用，這時， 如果有必要使用更多的顯示，必須使用以下介紹的掃描顯示電路。但 RAM/ROM 可以與 D/A 轉(zhuǎn)換同時使用，盡管他們的數(shù)據(jù)口（PIO24、25、 26、 27、 28、 29、 30、 31 ）是重合的。這時如果希望將RAM/ROM 中的數(shù)據(jù)輸入D/A 器件中，可設(shè)定目標器件的PIO24、 25、 26、 27、 28、 29、 30、31端口為高阻態(tài)；而如果希望用目標器件FPGA直接控制D/A器件,可通過撥碼開關(guān)禁止RAM

38、/ROM 數(shù)據(jù)口。RAM/ROM 能與 VGA 同時使用，但不能與PS/2 同時使用，這時可以使用以下介紹的PS/2 接口。1 A/D 不能與 RAM/ROM 同時使用，由于他們有部分端口重合，若使用RAM/ROM ， 必 須 禁 止 ADC0809 ， 而 當 使 用 ADC0809 時 ， 應(yīng) 該 禁 止RAM/ROM ，如果希望A/D 和 RAM/ROM 同時使用以實現(xiàn)諸如高速采樣方面的功能， 必須使用含有高速A/D 器件的適配板，如 GWAK30+ 等型號的適配板。2 RAM/ROM 不能與 311 同時使用，因為在端口PIO37 上，兩者重合。(7)結(jié)構(gòu)圖NO.6 ： 此電路與NO.

39、2 相似， 但增加了兩個4 位 2 進制數(shù)發(fā)生器，數(shù)值分別輸入目標芯片的PIO7PIO4 和 PIO3PIO0 。例如，當按鍵2 時，輸入 PIO7PIO4 的數(shù)值將顯示于對應(yīng)的數(shù)碼管2，以便了解輸入的數(shù)值。(8) 結(jié)構(gòu)圖 NO.7 ： 此電路適合于設(shè)計時鐘、定時器、秒表等。因為可利用鍵 8 和鍵 5 分別控制時鐘的清零和設(shè)置時間的使能；利用鍵7 、 5 和 1 進行時、分、秒的設(shè)置。(9) 結(jié)構(gòu)圖 NO.8 ： 此電路適用于作并進/串出或串進/并出等工作方式的寄存器、序列檢測器、密碼鎖等邏輯設(shè)計。它的特點是利用鍵2、鍵 1 能序置 8 位 2進制數(shù)，而鍵6 能發(fā)出串行輸入脈沖，每按鍵一次，即

40、發(fā)一個單脈沖，則此8位序置數(shù)的高位在前，向 PIO10 串行輸入一位，同時能從D8 至 D1 的發(fā)光管上看到串形左移的數(shù)據(jù)，十分形象直觀。(10) 結(jié)構(gòu)圖NO.9 ： 若欲驗證交通燈控制等類似的邏輯電路，可選此電路結(jié)構(gòu)。(11)當系統(tǒng)上的“模式指示”數(shù)碼管顯示“ A”時，系統(tǒng)將變成一臺頻率計，數(shù)碼管 8 將顯示“F”， “數(shù)碼 6”至“數(shù)碼 1 ”顯示頻率值，最低位單位是 Hz。測頻輸入端為系統(tǒng)板右下側(cè)的插座。(13) 實驗電路結(jié)構(gòu)圖COM ： 此圖的所有電路僅GW48-GK/PK 系統(tǒng)擁有，即以上所述的所有電路結(jié)構(gòu)(除RAM/ROM 模塊) ，包括“實驗電路結(jié)構(gòu) NO.0”至“實驗電路結(jié)構(gòu)N

41、O.B”共11套電路結(jié)構(gòu)模式為GW48-CK和GW48-GK/PK兩種系統(tǒng)共同擁有(兼容)，我們把他們稱為通用電路結(jié)構(gòu)。在原來的11 套電路結(jié)構(gòu)模式中的每一套結(jié)構(gòu)圖中增加附圖2-13 所示的 “實驗電路結(jié)構(gòu)圖 COM ”。例如，在GW48-GK 系統(tǒng)中，當“模式鍵”選擇“5”時，電路結(jié)構(gòu)將進入附圖 2-7 所示的實驗電路結(jié)構(gòu)圖NO.5 外，還應(yīng)該加入“實驗電路結(jié)構(gòu)圖COM ”。這樣以來，在每一電路模式中就能比原來實現(xiàn)更多的實驗項目?！皩嶒炿娐方Y(jié)構(gòu)圖 COM ”包含的電路模塊有：1 PS/2 鍵盤接口 。注意，在通用電路結(jié)構(gòu)中，還有一個用于鼠標的PS/2接口。2 4 鍵直接輸入接口。原來的鍵1

42、至鍵 8 是由“多任務(wù)重配置”電路結(jié)構(gòu)控制的， 所以鍵的輸入信號沒有抖動問題，不需要在目標芯片的電路設(shè)計中加入消抖動電路，這樣，能簡化設(shè)計，迅速入門。所以設(shè)計者如果希望完成鍵的消抖動電路設(shè)計，可利用此圖的鍵9 至鍵 12。當然也可以利用此4 鍵完成其他方面的設(shè)計。注意，此4 鍵為上拉鍵，按下后為低電平。3 I 平方 C 串行總線存儲器件接口。該接口器件用24C01 擔(dān)任，這是一種十分常用的串行E 平方 ROM 器件。4 USB 接口。 此接口是SLAVE 接口。5 掃描顯示電路。這是一個6 數(shù)碼管（共陰數(shù)碼管）的掃描顯示電路。段信號為 7 個數(shù)碼段加一個小數(shù)點段，共 8 位， 分別由 PIO6

43、0、 61 、 62、 63、 64、65、 66、 67 通過同相驅(qū)動后輸入；而位信號由外部的6 個反相驅(qū)動器驅(qū)動后輸入數(shù)碼管的共陰端。6 .實驗電路結(jié)構(gòu)圖COM”中各標準信號（PIOX）對應(yīng)的器件的引腳名，必須查附表1-2 ，而不是查第3 節(jié)的通用的引腳對照表。附表1-2 僅適用于GW48-GK/PK 系統(tǒng)：7 發(fā)光管插線接口。在主板的右上方有6 個發(fā)光管（共陽連接），以供必要不得用于商業(yè)用途僅供個人參考不得用于商業(yè)用途時用接插線與目標器件連接顯示。由于顯示控制信號的頻率比較低，所以目標器件可以直接通過連接線向此發(fā)光管輸出。3、實驗電路結(jié)構(gòu)圖譯碼器數(shù)碼7數(shù)碼6數(shù)碼5數(shù)碼4數(shù)碼3數(shù)碼2數(shù)碼1

44、BBlaaBSEZ譯碼，器譯碼器譯速器的器譯鯉器譯”器數(shù)碼8PIO7D7 QD6 （；D5 CD4PIO6PIO5PIO4D2 D1PIO3PIO2C?D16 UD15 'D14 0D13 Od12 ：；D11_r_r_r181716_r_r111514_rI3I2附圖2-2 實驗電路結(jié)構(gòu)圖NO.0PIO19-PIO16RPIO23-PIO20PIO27-PIO24APIO31-PIO28SPIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44FPGA/CPLD目標芯片PIO7-PIO2PIO11-PIO8PIO15-PIO12實驗電路結(jié)構(gòu)圖NO.0僅

45、供個人參考實驗電路結(jié)構(gòu)圖NO .2不得用于商業(yè)用途6Ooa O07=1039 =10385 0口4 OD3 OD23IO35 3IO34 1033l01IO32IO37 PIO36附圖2-3 實驗電路結(jié)構(gòu)圖NO.1HHHHHBHHigslP©22-PIO16 接 q,Ed,chaPIQ3UPIO21 接皿.> * / w 七段PI03a-PIOB2接 q.f,比山 口 a 日PIO46-PIQ4口接瓦f.20, c, b,直接與7段顯示器t目接R76 200W77 2口口2007n揚聲器PIO19-PIO16PIO23-PIO2LJPIO27-PIO2-4PIO31-PIO26

46、FPGA/CPLD日標芯片PIO39-PIO32PIO4gPIO43PIO15-PIO12PIO11-PI08PIO7-PIOPIO3-PIOD山工田實驗電路結(jié)構(gòu)圖NOJFPGA/CPLD目標3片PIOS-PIOOPIO7-PIO4PI011-PI08PIO15-PIO12PIO22-PIO16PIO30-PIO24PIO30-PIO32PQ6-PIO4-PIO40PIO41PIO42PI043 PIO44PIO49PI048r僅供個人參考不得用于商業(yè)用途附圖2-4 實驗電路結(jié)構(gòu)圖NO.2八實實實D6 D5 D4 D3 D2 D1PIO19-PIO16PIO23-PIO20PIO27-PIO2

47、4PIO31-PIO28PIO35-PIO32PIO39-PIO36PIO43-PIO40PIO47-PIO44FPGA/CPLD 實實實實PIO15-PIO8PIO7PIO6PIO5PIO4PIO3PIO2PIO1PIO0-KAEHSPIO8PIO13 PIO12 PIO11 、PIO10 、PIO9附圖2-5 實驗電路結(jié)構(gòu)圖NO.3SSSZEZFZFT4aQ FjQ 口oQ D）口D卜串行輸出顯示LOADGLUCKCL FARAD16 AD15I 1 InPIO35-PIO32PIO39-PIO36PIQ43-PIOdOPIO47-PIO44串行輸出誕B幽讀6段5凰建3隆2圖附圖2-6 實

48、驗電路結(jié)構(gòu)圖NO.4沖_rHEXPIQ22-PiQ1S.f,e,ci,cX,aPI。前-PIO24接瓦巳d. 0aa七段PIO3£PIOa2 接 g J,% d&bkPI048-PIQ4。接1 t 區(qū)必口口口IC1PI013 /PI012 <PI011 /PIO10 fy2D11D16 (JD15 (JC14 (JC13PIO9pioePI010FPGA/CPLD 目標芯片PIQBPIO9PIO11PIO15-PIO12PIO7-PIO4PIO3-PIO0實驗電路結(jié)構(gòu)圖NO.4-產(chǎn)器PIO22-PIO16 ; PIO30-PIO24 c PIO36-PIO32PIO46

49、-PIO4QFPG/VCP Sow目標祗 PI018 PIO19 PIO20 PI021 PIO22 PIO23 PIC13-PIO9PIO7-PIO4PIO3-PIODLD實驗電路結(jié)構(gòu)圖德日甑犍6徽曲1鍵3鍵2穗1N0.6HEXHEX僅供個人參考附圖 2-8 實驗電路結(jié)構(gòu)圖NO.6不得用于商業(yè)用途僅供個人參考附圖2-7 實驗電路結(jié)構(gòu)圖NO.5不得用于商業(yè)用途PIO48PIO10PIO47PIO14PIO39PIO38PIO37PIO36PIO35PIO34PIO33PIO32PIO24PIO25PIO26GND11A18/A19JVCC322A16A18/A15/WE313A14(A15)A17/VCC304A12WR/A14295A76264A13286A662256A8277A5628128A9268A42764A11259A327256OE2410A227