vivado mig IP配置研究

1、Vivado mig IP配置一、 開發(fā)環(huán)境項目是在如下環(huán)境下運(yùn)行：Vivado2017.4Win10二、 MIG IP配置圖1 查找mig IP圖2通過圖2頁面可查看自己的芯片型號，封裝類型，速度等級圖3在” mig output options”頁面當(dāng)初次創(chuàng)建工程需選擇“”creat design：創(chuàng)建空白工程verify pin chanes and updata design：導(dǎo)入已經(jīng)完成的XDCnumber of controllers：DDR的控制數(shù)量AXI4 interface：使能AXI4接口，當(dāng)使用verilog對DDR進(jìn)行控制的時候可以使用圖4Pin compatiable

2、 FPGAs：列表中的選項與所選的芯片型號兼容（一般用不到）。圖5MIG IP能控制DDR3與DDR2芯片圖6Clock period該選項的值決定輸入DDR3控制器的時鐘頻率，大小由DDR和FPGA芯片頻率決定。PHY to contreller clock該選項的選取決定用戶(fpga)的時鐘頻率（use_clk），4:1則表示use_clk = Clock period/4。（結(jié)論參考xilixn官方手冊 UG586 P119 Internal (FPGA) Logic Clock）圖7 FPGA CLKMemory part 選擇DDR3型號，此點(diǎn)需要注意的是DDR3型號的數(shù)據(jù)寬度與D

3、ATA_WIDTH的值應(yīng)對應(yīng)(MT41J256M16XX-125)DATA WIDTHDDR3 數(shù)據(jù)總線寬度（需要注意的是，該配置項的值應(yīng)該根據(jù)實(shí)際電路來確定，例如當(dāng)電路中將兩個DDR3進(jìn)行并聯(lián)（位擴(kuò)展）的時候，DATA WIDTH為2*16）圖8AXI總線配置（暫時沒用到，以后補(bǔ)充）圖9Input clock period Input clock period選項的值決定了mig 輸入時鐘的值的大小(sys_clk_i)，網(wǎng)上的很多博主大都選擇200MHZ（選擇200MHZ的原因是方便參考時鐘的選擇）。建議選項：當(dāng)硬件時鐘不等于200MHZ，并且有專用的system clock，Input

4、clock period選實(shí)際輸入時鐘值（值的選擇要根據(jù)實(shí)際的硬件電路）輸入時鐘周期，當(dāng)選擇5000ps時，后面選擇參考時鐘時，才會出現(xiàn)system clock。Read burst type and length7系列的MIG控制器只支持8突發(fā)（表示懷疑，后期需要通過編程驗(yàn)證）（ug586 p39）,突發(fā)類型有順序突發(fā)和交叉突發(fā)兩種（待探究）圖10 7系列只有8突發(fā)圖11System clock 系統(tǒng)時鐘：系統(tǒng)時鐘的類型也就是輸入時鐘的類型可選，Single-Ended, Differential, No Buffer當(dāng)選擇NO BUFFER時候，該時鐘不會被接入全局時鐘網(wǎng)絡(luò)，也不會為sys

5、_clk_i分配引腳。選擇NO BUFFER，sys_clk_i信號需要連接到一個內(nèi)部時鐘。（參考：ug586 p41）圖12 系統(tǒng)時鐘介紹Reference clock第一， 該選項可選擇Single-Ended, Differential, No Buffer, or Use System Clock第二， 該值必須為200MHZ第三， 當(dāng)選擇 No Buffer和system clock 時不會為參考時鐘分配引腳，當(dāng)選擇NO BUFFER時需要將參考時鐘（clk_ref_i）接入內(nèi)部時鐘（pll）第四， 當(dāng)input clk period 為200MHZ選擇Use System Cloc

6、k要點(diǎn)：系統(tǒng)時鐘與參考時鐘在原理上沒有任何關(guān)系，因?yàn)閰⒖紩r鐘必須為200MHZ，當(dāng)系統(tǒng)輸入時鐘為200MHZ，參考時鐘可以選擇系統(tǒng)時鐘作為輸入而已后續(xù)略：MIG IP配置過程中存在的時鐘關(guān)系圖1 Mig的MicroBlaze系統(tǒng)中存在的時鐘關(guān)系首先DDR3的工作輸入時鐘需要由MIG IP提供400MHZ（本設(shè)計中DDR3的最高頻率400MHZ），ddr3_clk來源于PLL，PLL的作用為將輸入的系統(tǒng)時鐘(開發(fā)板的晶振頻率為50MHZ,不知為何當(dāng)，選擇PLL的輸入時鐘為50MHZ時，參考時鐘的選項中沒有use system clock這一選項)，倍頻或者分頻出一個ui_clk和一個ddr3_clk(ui_clk和ddr3_clk的大小關(guān)系要看“PHY to controller clock ratio和Clock period的選擇”)。舉例，Clock period等于400M、HZPHY to controller clock ratio為4:1、input clock ceroid為200MHZ。則ddr3_clk = 400MHZ、ui_clk = 1