超前進位加法器設(shè)計實驗

1、四 川 大 學(xué) 計 算 機 學(xué) 院、軟 件 學(xué) 院實 驗 報 告 學(xué)號：姓名： 專業(yè)： 班級： 第 周 課程名稱 計算機組成原理實驗課時實驗項目超前進位加法器設(shè)計實驗實驗時間實驗?zāi)康?1. 掌握超前進位加法器的原理及其設(shè)計方法。2. 熟悉CPLD應(yīng)用設(shè)計及EDA軟件的使用 實驗環(huán)境 TD-CMA實驗系統(tǒng)一臺，PC機一臺 實驗內(nèi)容（算法、程序、步驟和方法） 1.實驗原理：加法器是執(zhí)行二進制加法運算的邏輯部件，也是CPU運算器的基本邏輯部件（減法可以通過補碼相加來實現(xiàn)）。加法器又分半加器和全加器，不考慮低位的進位，只考慮兩個二進制數(shù)相加，得到和以及向高位進位的加法器叫半加器，而全加器是在半加器的基

2、礎(chǔ)上又考慮了低位進來的進位信號。 全加器的邏輯表達式為： S=ABCi+ABCi+ABCi+ABCi C0=AB+ACi+BCi 串行加法器運算速度慢，其根本原因是每一位的結(jié)果都要依賴于低位的進位，因而可以通過并行進位的方式來提高效率。只要能設(shè)計出專門的電路，使得每一位的進位能夠并行地產(chǎn)生而與低位的運算情況無關(guān)，就能解決這個問題?？梢詫臃ㄆ鬟M位的邏輯表達式做進一步的推導(dǎo)：C0 = 0Ci+1 = AiBi + AiCi + BiCi = AiBi + (Ai + Bi)Ci設(shè)gi = AiBipi = Ai + Bi則有：Ci+1 = gi + piC

3、i= gi + pi(gi-1 + pi-1Ci-1)= gi + pi(gi-1 + pi-1(gi-2 + pi-2Ci-2)= gi + pi (gi-1 + pi-1(gi-2 + pi-2(g0 + p0C0)= gi + pigi-1 + pipi-1gi-2 + + pipi-1p1g0 + pipi-1p1p0C0由于 gi、 pi 只和 Ai、 Bi 有關(guān)，這樣 Ci+1 就只和 Ai、 Ai-1、 、 A0， Bi、 Bi-1、 、 B0 及 C0有關(guān)。所以各位的進位 Ci、 Ci-1、 、 C1 就可以并行地產(chǎn)生，這種進位就叫超前進位。根據(jù)上面的推導(dǎo)，隨著加法器位數(shù)的增加

4、，越是高位的進位邏輯電路就會越復(fù)雜，邏輯器件使用也就越多。事實上我們可以繼續(xù)推導(dǎo)進位的邏輯表達式，使得某些基本邏輯單元能夠復(fù)用，且能照顧到進位位的并行產(chǎn)生。定義Gi,j = gi + pigi-1 + pipi-1gi-2 + + pipi-1pj+1gjPi,j = pipi-1pj+1pj則有Gi,i = giPi,i = piGi,j = Gi,k + Pi,kGk-1,jPi,j = Pi,kPk-1,jCi+1 = Gi,j + Pi,jCj從而可以得到表 1-2-2 所示的算法，該算法為超前進位算法的擴展算法，這里實現(xiàn)的是一個8 位加法器的算法。（接上）實驗內(nèi)容（算法、程序、步驟和

5、方法）這樣，在超前進位擴展算法的邏輯電路實現(xiàn)中，需要設(shè)計兩種電路。模塊 A 邏輯電路需要完成如下計算邏輯，其原理圖如圖 1-2-3 所示。Gi,i = AiBiPi,i = Ai + BiSi = ABCi + ABCi + ABCi + ABCi模塊 B 邏輯電路需要完成如下計算邏輯，其原理圖如圖 1-2-4 所示。Gi,j = Gi,k + Pi,kGk-1,jPi,j = Pi,kPk-1,jCi+1 = Gi,j + Pi,jCj按圖 1-2-2 將這兩種電路連接起來，就可以得到一個 8 位的超前進位的加法器。圖 1-2-3 模塊 A 原理圖圖 1-2-4 模塊 B 原理圖從圖中可以看

6、到 Gi,i 和 Pi,i 既參與了每位上進位的計算，又參與了下一級 Gi,i 和 Pi,i 的計算。這樣就復(fù)用了這些電路，使得需要的總邏輯電路數(shù)大大減少。超前進位加法器的運算速度較快，但是，與串行進位加法器相比，邏輯電路比較復(fù)雜，使用的邏輯器件較多，這些是為提高運算速度付出的代價。本實驗在 CPLD 單元上進行， CPLD 單元由由兩大部分組成，一是 LED 顯示燈，兩組 16只，供調(diào)試時觀測數(shù)據(jù)， LED 燈為正邏輯， 1 時亮， 0 時滅。另外是一片 MAXII EPM1270T144及其外圍電路。EPM1270T144 有 144 個引腳，分成四個塊，即 BANK1BANK4，將每個塊

7、的通用 I/O 腳加以編號，就形成 A01A24、 B01B30 等 I/O 號，如圖 1-2-5 所示。 CPLD 單元排針的絲印分為兩部分，一是 I/O 號，以 A、 B、 C、 D 打頭，如 A15，一是芯片引腳號，是純數(shù)字，如 21，它們表示的是同一個引腳。在 Quartus II 軟件中分配 I/O 時用的是引腳號，而在實驗接線圖中，它們表示的是同一個引腳。在 Quartus II 軟件中分配 I/O 時用的是引腳號，而在實驗接線圖中，都以 I/O 號來描述。2.實驗步驟：(1) 根據(jù)上述加法器的邏輯原理使用 Quartus II 軟件編輯相應(yīng)的電路原理圖并進行編譯，其在 EPM12

8、70 芯片中對應(yīng)的引腳如圖 1-2-7 所示，框外文字表示 I/O 號，框內(nèi)文字表示該引腳的含義（本實驗例程見安裝路徑CpldAdderAdder.qpf工程）。圖 1-2-7 引腳分配圖(2) 關(guān)閉實驗系統(tǒng)電源， 按圖 1-2-8 連接實驗電路， 圖中將用戶需要連接的信號用圓圈標(biāo)明。圖 1-2-8 實驗接線圖(3) 打開實驗系統(tǒng)電源，將生成的 POF 文件下載到 EPM1270 中去。(4) 以 CON 單元中的 SD17SD10 八個二進制開關(guān)為被加數(shù) A， SD07SD00 八個二進制開關(guān)為加數(shù) B， K7 用來模擬來自低位的進位信號， 相加的結(jié)果在 CPLD 單元的 L7L0 八個 LED燈顯示，相加后向高位的進位用 CPLD 單元的 L8 燈顯示。給 A 和 B 置不同的數(shù)，觀察相加的結(jié)果。結(jié) 論（結(jié) 果） 1、 輸入:00100000  00110000 結(jié)果:01010000 2、 輸入:10100001  01100001 結(jié)果:100000010 小 結(jié) 本次實驗讓我知道了，相比于其他加法器，超前進位加法器最大優(yōu)點在于減少了進位等待延遲，大大提高了運算的速