第1章_概述(1)

1、EDAEDA技術(shù)（技術(shù)（2 2）任課教師：顧平顧平EDA：Electronic Design Automation 在20世紀(jì)90年代初,EDA從計(jì)算機(jī)輔助設(shè)計(jì)(CAD)、計(jì)算機(jī)輔助制造(CAM)、計(jì)算機(jī)輔助測(cè)試(CAT)和計(jì)算機(jī)輔助工程(CAE)的概念發(fā)展而來(lái)。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言（HDL）完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA的相關(guān)軟件很多，我們使用的是ALTERA公司最新開(kāi)發(fā)的Quartus II。 1.1 EDA與傳統(tǒng)電子設(shè)

2、計(jì)方法的比較與傳統(tǒng)電子設(shè)計(jì)方法的比較手工設(shè)計(jì)方法的缺點(diǎn)是：手工設(shè)計(jì)方法的缺點(diǎn)是： 1)1)復(fù)雜電路的設(shè)計(jì)、調(diào)試十分復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。困難。 2)2)如果某一過(guò)程存在錯(cuò)誤，查如果某一過(guò)程存在錯(cuò)誤，查找和修改十分不便。找和修改十分不便。 3)3)設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔，設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔，不易管理。不易管理。 4)4)對(duì)于集成電路設(shè)計(jì)而言，設(shè)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過(guò)程與具體生產(chǎn)工藝直計(jì)實(shí)現(xiàn)過(guò)程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。接相關(guān)，因此可移植性差。 5)5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè)。芯片后才能進(jìn)行實(shí)測(cè)。EDA技術(shù)有很大不同：

3、技術(shù)有很大不同： 1)1)采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入。采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入。 2)2)庫(kù)庫(kù)(Library)(Library)的引入。的引入。 3)3)設(shè)計(jì)文檔的管理。設(shè)計(jì)文檔的管理。 4)4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。強(qiáng)大的系統(tǒng)建模、電路仿真功能。 5)5)具有自主知識(shí)產(chǎn)權(quán)。具有自主知識(shí)產(chǎn)權(quán)。 6)6)開(kāi)發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及開(kāi)發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IPIP核的核的可利用性?？衫眯?。 7)7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。下設(shè)計(jì)方案。 8)8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)

4、。測(cè)試技術(shù)。 9)9)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。10)10)高速性能好高速性能好。11)11)純硬件系統(tǒng)的高可靠性。純硬件系統(tǒng)的高可靠性。1.2 EDA技術(shù)的發(fā)展技術(shù)的發(fā)展 EDAEDA技術(shù)在進(jìn)入技術(shù)在進(jìn)入2121世紀(jì)后，得到了更大的發(fā)展，突出表現(xiàn)世紀(jì)后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個(gè)方面：在以下幾個(gè)方面：u使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表使電子設(shè)計(jì)成果以自主知識(shí)產(chǎn)權(quán)的方式得以明確表達(dá)和確認(rèn)成為可能；達(dá)和確認(rèn)成為可能；u在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能在仿真和設(shè)計(jì)兩方面支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的功能強(qiáng)大的強(qiáng)大的EDAEDA

5、軟件不斷推出。軟件不斷推出。u電子技術(shù)全方位納入電子技術(shù)全方位納入EDAEDA領(lǐng)域；領(lǐng)域；uEDAEDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容；包容；1.2 EDA技術(shù)的發(fā)展技術(shù)的發(fā)展u更大規(guī)模的更大規(guī)模的FPGAFPGA和和CPLDCPLD器件的不斷推出；器件的不斷推出；u基于基于EDAEDA工具的工具的ASICASIC設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模設(shè)計(jì)標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)及電子系統(tǒng)及IPIP核模塊；核模塊；u軟硬件軟硬件IPIP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步確認(rèn)；計(jì)應(yīng)用領(lǐng)域得到

6、進(jìn)一步確認(rèn)；uSoCSoC高效低成本設(shè)計(jì)技術(shù)的成熟。高效低成本設(shè)計(jì)技術(shù)的成熟。 IPIP核核(Intellectual Property core)(Intellectual Property core)就是知就是知識(shí)產(chǎn)權(quán)模塊的意思，是一段具有特定電路功能的硬識(shí)產(chǎn)權(quán)模塊的意思，是一段具有特定電路功能的硬件描述語(yǔ)言程序件描述語(yǔ)言程序, ,該程序與集成電路工藝無(wú)關(guān)該程序與集成電路工藝無(wú)關(guān), ,可以可以移植到不同的半導(dǎo)體工藝中去生產(chǎn)集成電路芯片。移植到不同的半導(dǎo)體工藝中去生產(chǎn)集成電路芯片。IP核核軟軟 IP固固 IP硬硬 IPSoC (System on Chip):稱為系統(tǒng)級(jí)芯片，也稱片上系統(tǒng)，它

7、是一個(gè)產(chǎn)品，是一個(gè)有專用目標(biāo)的集成電路，其中包含完整的系統(tǒng)并有嵌入軟件的全部?jī)?nèi)容。 SOC的核心技術(shù)是將系統(tǒng)功能集成在一塊芯片上，其基礎(chǔ)設(shè)計(jì)思想是固件的集成，基本結(jié)構(gòu)是嵌入式系統(tǒng)，IP是SOC的設(shè)計(jì)基礎(chǔ)。 EDAEDA技術(shù)技術(shù)ASICASIC設(shè)計(jì)設(shè)計(jì)FPGA/CPLDFPGA/CPLD可編程可編程ASICASIC設(shè)計(jì)設(shè)計(jì) 門(mén)陣列門(mén)陣列（MPGAMPGA）；）；標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元（CBICCBIC）；）； 全定制；全定制；（FCICFCIC）；）； ASICASIC設(shè)計(jì)設(shè)計(jì)SOPC/SOC混合混合ASICASIC設(shè)計(jì)設(shè)計(jì)1.3 EDA技術(shù)實(shí)現(xiàn)目標(biāo)技術(shù)實(shí)現(xiàn)目標(biāo)作為作為EDAEDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的技

8、術(shù)最終實(shí)現(xiàn)目標(biāo)的ASICASIC，通過(guò)三種途徑來(lái)完成：，通過(guò)三種途徑來(lái)完成：1. 超大規(guī)模可編程邏輯器件超大規(guī)?？删幊踢壿嬈骷?. 半定制或全定制半定制或全定制ASIC3. 混合混合ASIC1.3 EDA技術(shù)實(shí)現(xiàn)目標(biāo)技術(shù)實(shí)現(xiàn)目標(biāo)1.4 硬件描述語(yǔ)言硬件描述語(yǔ)言VHDL VHSIC Hardware Description Language 硬件描述語(yǔ)言是硬件描述語(yǔ)言是EDA技術(shù)的重要組成部分，技術(shù)的重要組成部分，VHDL是作為電子設(shè)計(jì)主流硬件的描述語(yǔ)言。是作為電子設(shè)計(jì)主流硬件的描述語(yǔ)言。 VHDL語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多語(yǔ)言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)

9、行建模和描述，從而大大簡(jiǎn)化了硬個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 用用VHDL進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。能的與工藝有關(guān)的因素花費(fèi)過(guò)多的時(shí)間和精力。1.5 VHDL綜合綜合 設(shè)計(jì)過(guò)程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。設(shè)計(jì)過(guò)程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。 (1)(1) 從自然語(yǔ)言轉(zhuǎn)換到從自然語(yǔ)言轉(zhuǎn)換到VHDLVHDL語(yǔ)言算法表

10、示，即自然語(yǔ)言綜合；語(yǔ)言算法表示，即自然語(yǔ)言綜合； (2) (2) 從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(Register Transport (Register Transport LevelLevel，RTL)RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合；，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合； (3)(3) RTL RTL級(jí)表示轉(zhuǎn)換到邏輯門(mén)級(jí)表示轉(zhuǎn)換到邏輯門(mén)( (包括觸發(fā)器包括觸發(fā)器) )的表示，即邏輯的表示，即邏輯綜合；綜合； 1.5 VHDL綜合綜合 設(shè)計(jì)過(guò)程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。設(shè)計(jì)過(guò)程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。 (4)(4) 從邏輯門(mén)表示轉(zhuǎn)換

11、到版圖表示從邏輯門(mén)表示轉(zhuǎn)換到版圖表示(ASIC(ASIC設(shè)計(jì)設(shè)計(jì)) )，或轉(zhuǎn)換到，或轉(zhuǎn)換到FPGAFPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。 有了版圖信息就可以把芯片生產(chǎn)出來(lái)了。有了版圖信息就可以把芯片生產(chǎn)出來(lái)了。 有了對(duì)應(yīng)的配置文件，就可以使對(duì)應(yīng)的有了對(duì)應(yīng)的配置文件，就可以使對(duì)應(yīng)的FPGAFPGA變成具有變成具有專門(mén)功能的電路器件專門(mén)功能的電路器件。C、ASM.程序程序CPUCPU指令指令/ /數(shù)據(jù)代碼：數(shù)據(jù)代碼：010010 100010 1100010010 100010 1100軟件程序編譯器軟件程序編譯器 COMPILER編譯器和綜合

12、功能比較編譯器和綜合功能比較VHDL/VERILOG.程序程序 硬件描述語(yǔ)言硬件描述語(yǔ)言 綜合器綜合器 SYNTHESIZERSYNTHESIZER為為ASICASIC設(shè)計(jì)提供的設(shè)計(jì)提供的 電路網(wǎng)表文件電路網(wǎng)表文件（a）軟件語(yǔ)言設(shè)計(jì)目標(biāo)流程（b）硬件語(yǔ)言設(shè)計(jì)目標(biāo)流程VHDL綜合器運(yùn)行流程綜合器運(yùn)行流程1.6 基于基于VHDL的自頂向下設(shè)計(jì)方法的自頂向下設(shè)計(jì)方法自頂向下的設(shè)計(jì)流程自頂向下的設(shè)計(jì)流程:1設(shè)計(jì)說(shuō)明書(shū)2建立VHDL行為模型3VHDL行為仿真4VHDL-RTL級(jí)建模5前端功能仿真6邏輯綜合7測(cè)試向量生成8功能仿真9結(jié)構(gòu)綜合10門(mén)級(jí)時(shí)序仿真11硬件測(cè)試12設(shè)計(jì)完成1.7 EDA的發(fā)展趨勢(shì)的

13、發(fā)展趨勢(shì) 系統(tǒng)集成芯片成為IC設(shè)計(jì)的發(fā)展方向，這一發(fā)展趨勢(shì)表現(xiàn)在如下幾個(gè)方面： 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米(Deep-Submicron)(Deep-Submicron)工藝，如工藝，如0.18m0.18m，0.13m0.13m已經(jīng)走向成熟，已經(jīng)走向成熟，在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已成為可能。在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已成為可能。 市場(chǎng)對(duì)電子產(chǎn)品提出了更高的要求，如必須降低電子系統(tǒng)的市場(chǎng)對(duì)電子產(chǎn)品提出了更高的要求，如必須降低電子系統(tǒng)的成本，減小系統(tǒng)的體積等，從而對(duì)系統(tǒng)的集成度不斷提出更高成本，減小系統(tǒng)的體積等

14、，從而對(duì)系統(tǒng)的集成度不斷提出更高的要求。的要求。 高性能的高性能的EDAEDA工具得到長(zhǎng)足的發(fā)展，其自動(dòng)化和智能化程度工具得到長(zhǎng)足的發(fā)展，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開(kāi)發(fā)環(huán)境。不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開(kāi)發(fā)環(huán)境。 計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜的計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜的SoCSoC設(shè)計(jì)提供了設(shè)計(jì)提供了物理基礎(chǔ)。物理基礎(chǔ)。習(xí)習(xí) 題題 一一 習(xí)題習(xí)題1-1 簡(jiǎn)述簡(jiǎn)述EDA技術(shù)的發(fā)展歷程？技術(shù)的發(fā)展歷程？EDA技術(shù)的核心內(nèi)容是技術(shù)的核心內(nèi)容是什么？什么？ 習(xí)題習(xí)題1-2 EDA技術(shù)與技術(shù)與ASIC設(shè)計(jì)和設(shè)計(jì)和FPGA開(kāi)發(fā)有什么關(guān)系？開(kāi)發(fā)有什么關(guān)系