八位十進(jìn)制數(shù)字頻率計(jì)

1、 EDA課程設(shè)計(jì)報(bào)告書題 目：8位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)姓 名：學(xué) 號(hào)：所屬學(xué)院：專業(yè)年級(jí)：指導(dǎo)教師：完成時(shí)間：8位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)一、 設(shè)計(jì)介紹數(shù)字頻率計(jì)是采用數(shù)字電路制做成的能實(shí)現(xiàn)對(duì)周期性變化信號(hào)頻率測(cè)量的儀器。頻率計(jì)主要用于測(cè)量正弦波、矩形波、三角波和尖脈沖等周期信號(hào)的頻率值。其擴(kuò)展功能可以測(cè)量信號(hào)的周期和脈沖寬度。通常說(shuō)的，數(shù)字頻率計(jì)是指電子計(jì)數(shù)式頻率計(jì)。頻率計(jì)主要由四個(gè)部分構(gòu)成:輸入電路、時(shí)基(T)電路、計(jì)數(shù)顯示電路以及控制電路。在電子技術(shù)領(lǐng)域，頻率是一個(gè)最基本的參數(shù)。數(shù)字頻率計(jì)作為一種最基本的測(cè)量?jī)x器以其測(cè)量精度高、速度快、操作簡(jiǎn)便、數(shù)字顯示等特點(diǎn)被廣泛應(yīng)用。許多物理量，例如

2、溫度、壓力、流量、液位、PH值、振動(dòng)、位移、速度等通過(guò)傳感器轉(zhuǎn)換成信號(hào)頻率，可用數(shù)字頻率計(jì)來(lái)測(cè)量。尤其是將數(shù)字頻率計(jì)與微處理器相結(jié)合，可實(shí)現(xiàn)測(cè)量?jī)x器的多功能化、程控化和智能化.隨著現(xiàn)代科技的發(fā)展，基于數(shù)字式頻率計(jì)組成的各種測(cè)量?jī)x器、控制設(shè)備、實(shí)時(shí)監(jiān)測(cè)系統(tǒng)已應(yīng)用到國(guó)際民生的各個(gè)方面。2、 設(shè)計(jì)目的（1） 熟悉Quatus 11軟件的基本使用方法。（2） 熟悉EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的使用方法。（3） 學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件設(shè)計(jì)，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。 三、數(shù)字頻率計(jì)的基本原理數(shù)字頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù),此時(shí)我們稱閘

3、門時(shí)間為1秒。閘門時(shí)間也可以大于或小于一秒。閘門時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長(zhǎng)則每測(cè)一次頻率的間隔就越長(zhǎng)。閘門時(shí)間越短，測(cè)的頻率值刷新就越快,但測(cè)得的頻率精度就受影響。數(shù)字頻率計(jì)的主要功能是測(cè)量周期信號(hào)的頻率。頻率是單位時(shí)間（1S）內(nèi)信號(hào)發(fā)生周期變化的次數(shù)。如果我們能在給定的1S時(shí)間內(nèi)對(duì)信號(hào)波形計(jì)數(shù)，并將計(jì)數(shù)結(jié)果顯示出來(lái)，就能讀取被測(cè)信號(hào)的頻率。數(shù)字頻率計(jì)首先必須獲得相對(duì)穩(wěn)定與準(zhǔn)確的時(shí)間，同時(shí)將被測(cè)信號(hào)轉(zhuǎn)換成幅度與波形均能被數(shù)字電路識(shí)別的脈沖信號(hào)，然后通過(guò)計(jì)數(shù)器計(jì)算這一段時(shí)間間隔內(nèi)的脈沖個(gè)數(shù)，將其換算后顯示出來(lái)。這就是數(shù)字頻率計(jì)的基本原理。頻率計(jì)測(cè)量頻率需要設(shè)計(jì)整形電路使被測(cè)周

4、期性信號(hào)整形成脈沖，然后設(shè)計(jì)計(jì)數(shù)器對(duì)整形后的脈沖在單位時(shí)間內(nèi)重復(fù)變化的次數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器計(jì)出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動(dòng)顯示電路用數(shù)碼管將數(shù)字顯示出來(lái)，需要設(shè)計(jì)控制電路產(chǎn)生允許產(chǎn)生的門匣信號(hào)，計(jì)數(shù)器的清零信號(hào)和鎖存器的鎖存信號(hào)使電路正常工作，再設(shè)計(jì)一個(gè)量程自動(dòng)轉(zhuǎn)換使測(cè)量范圍更廣。四 系統(tǒng)總體框架 圖 3.1 系統(tǒng)總體框架圖總體框圖設(shè)計(jì)思路：由50MHz系統(tǒng)時(shí)鐘分頻得到0.5Hz的基準(zhǔn)時(shí)鐘。在基準(zhǔn)時(shí)鐘的1S 高電平期間計(jì)被測(cè)頻率的脈沖個(gè)數(shù)，1S高電平結(jié)束時(shí)計(jì)數(shù)結(jié)束，所記錄的脈沖個(gè)數(shù)是被測(cè)信號(hào)的頻率，為了在數(shù)碼管上顯示計(jì)數(shù)結(jié)果需要鎖存器將所計(jì)的數(shù)鎖存，因此，在基準(zhǔn)時(shí)鐘下降沿來(lái)的時(shí)候鎖存器實(shí)現(xiàn)

5、鎖存功能。為了下次計(jì)數(shù)必須將本次計(jì)數(shù)的結(jié)果清零，所以在基準(zhǔn)時(shí)鐘低電平期間對(duì)計(jì)數(shù)器清零。被測(cè)頻率從計(jì)數(shù)器的是中端輸入實(shí)現(xiàn)頻率的測(cè)試。將鎖存器鎖存的數(shù)據(jù)輸入掃描器，通過(guò)譯碼器將鎖存的二進(jìn)制數(shù)譯成十進(jìn)制然后顯示到數(shù)碼管上，最終被讀出來(lái)。5、 設(shè)計(jì)內(nèi)容實(shí)驗(yàn)條件： （1）開(kāi)發(fā)條件：Quatus 11軟件。 （2）實(shí)驗(yàn)設(shè)備：GW48-ES EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，電腦。 （3）擬用芯片: EPF10K20TC144-4芯片。源程序：-test controler（測(cè)頻控制器）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED

6、.ALL;ENTITY TESTCTL ISPORT (CLKK : IN STD_LOGIC ;-test 1HZ control clkCNT_EN,RST_CNT,LOAD : OUT STD_LOGIC); -clear the enable , count,END TESTCTL;ARCHITECTURE BEHAV OF TESTCTL ISSIGNAL DIV2CLK : STD_LOGIC ;BEGINPROCESS (CLKK)BEGINIF CLKK'EVENT AND CLKK = '1' THENDIV2CLK <= NOT DIV2CLK

7、;END IF;END PROCESS;PROCESS(CLKK,DIV2CLK)BEGINIF CLKK = '0' AND DIV2CLK = '0' THEN RST_CNT <= '1'ELSE RST_CNT <= '0'END IF;END PROCESS;LOAD <= NOT DIV2CLK;CNT_EN <= DIV2CLK;END BEHAV;- COUNT10 (CNT10.VHD)（十進(jìn)制計(jì)數(shù)器）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE

8、 IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT(CLK : IN STD_LOGIC; CLR : IN STD_LOGIC; ENB : IN STD_LOGIC; OUTY: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC);END CNT10;ARCHITECTURE BEHAV OF CNT10 ISBEGINPROCESS(CLK,CLR,ENB)VARIABLE CQI : STD_LOGIC_VECTOR (3 DOWNTO 0);BEGIN IF CLR = '

9、1' THEN CQI :="0000"ELSIF CLK'EVENT AND CLK = '1' THENIF ENB = '1' THENIF CQI < "1001" THEN CQI := CQI+1;ELSE CQI :="0000"END IF;END IF;END IF;OUTY <= CQI;COUT <= CQI(0) AND (NOT CQI(1) AND (NOT CQI(2) AND CQI(3);END PROCESS;END BEHAV;-R

10、EGISTER (REG4B.VHD)（4位鎖存器）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG4B ISPORT (LOAD : IN STD_LOGIC; DIN : IN STD_lOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);END REG4B;ARCHITECTURE BEHAV OF REG4B ISBEGIN PROCESS (LOAD ,DIN)BEGINIF LOAD'EVENT AND LOAD = '1'

11、THEN DOUT <= DIN ; -SUO CUNEND IF;END PROCESS;END BEHAV;8位十進(jìn)制頻率計(jì)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity choose isport( clk:in std_logic; a,b,c,d,e,f,g,h:in STD_LOGIC_VECTOR(3 DOWNTO 0); x,y:out STD_LOGIC_VECTOR(7 DOWNTO 0);end;ARCHITECTURE ONE OF choose IS

12、signal ain:STD_LOGIC_VECTOR(2 DOWNTO 0);signal bin:STD_LOGIC_VECTOR(3 DOWNTO 0);beginprocess(clk) begin if(clk'event and clk='1') then if(ain="111") then ain<="000" else ain<=ain+'1' end if; end if; end process;process(ain)begincase ain iswhen"000&q

13、uot;=>bin<=a;y<="11111110"when"001"=>bin<=b;y<="11111101"when"010"=>bin<=c;y<="11111011"when"011"=>bin<=d;y<="11110111"when"100"=>bin<=e;y<="11101111"when"101&q

14、uot;=>bin<=f;y<="11011111"when"110"=>bin<=g;y<="10111111"when"111"=>bin<=h;y<="01111111"when others=>null;end case;end process;process(bin)begincase bin iswhen"0000"=>x<="11111100"when"0001

15、"=>x<="01100000"when"0010"=>x<="11011010"when"0011"=>x<="11110010"when"0100"=>x<="01100110"when"0101"=>x<="10110110"when"0110"=>x<="10111110"when&quo

16、t;0111"=>x<="11100000"when"1000"=>x<="11111110"when"1001"=>x<="11110110"when others=>null;end case;end process;end;-QUENT1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY QUENT1 ISPORT(CLKIN :

17、IN STD_LOGIC; FIN : IN STD_LOGIC; scan : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); seg : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUTT: OUT STD_LOGIC );END ENTITY QUENT1;ARCHITECTURE ONE OF QUENT1 ISCOMPONENT chooseport( clk:in std_logic; a,b,c,d,e,f,g,h:in STD_LOGIC_VECTOR(3 DOWNTO 0); x,y:out STD_LOGIC_VECTOR(7

18、 DOWNTO 0);end COMPONENT; COMPONENT TESTCTLPORT (CLKK : IN STD_LOGIC;CNT_EN , RST_CNT,LOAD : OUT STD_LOGIC);END COMPONENT;COMPONENT CNT10PORT (CLK : IN STD_LOGIC; CLR : IN STD_LOGIC; ENB : IN STD_LOGIC; OUTY: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC);END COMPONENT;COMPONENT REG4BPORT (L

19、OAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COMPONENT;SIGNAL A_ENA,B_RST,C_LOAD,COUT1,COUT2,COUT3,COUT4,COUT5,COUT6,COUT7 : STD_LOGIC;SIGNAL OUTY1,OUTY2,OUTY3,OUTY4,OUTY5,OUTY6,OUTY7,OUTY8,out1,out2,out3,out4,out5,out6,out7,out8 : STD_LOGIC_

20、VECTOR(3 DOWNTO 0);BEGINU1 : TESTCTL PORT MAP (CLKK=> CLKIN,CNT_EN=>A_ENA,RST_CNT=>B_RST,LOAD=>C_LOAD);U2 : CNT10 PORT MAP(CLK=> FIN,CLR=>B_RST,ENB=>A_ENA,OUTY=>OUTY1,COUT=>COUT1);U3 : CNT10 PORT MAP(CLK=> COUT1,CLR=>B_RST,ENB=>A_ENA,OUTY=>OUTY2,COUT=>COUT2)

21、;U4 : CNT10 PORT MAP(CLK=> COUT2,CLR=>B_RST,ENB=>A_ENA,OUTY=>OUTY3,COUT=>COUT3);U5 : CNT10 PORT MAP(CLK=> COUT3,CLR=>B_RST,ENB=>A_ENA,OUTY=>OUTY4,COUT=>COUT4);U6 : CNT10 PORT MAP(CLK=> COUT4,CLR=>B_RST,ENB=>A_ENA,OUTY=>OUTY5,COUT=>COUT5);U7 : CNT10 PORT M

22、AP(CLK=> COUT5,CLR=>B_RST,ENB=>A_ENA,OUTY=>OUTY6,COUT=>COUT6);U8 : CNT10 PORT MAP(CLK=> COUT6,CLR=>B_RST,ENB=>A_ENA,OUTY=>OUTY7,COUT=>COUT7);U9 : CNT10 PORT MAP(CLK=> COUT7,CLR=>B_RST,ENB=>A_ENA,OUTY=>OUTY8,COUT=>COUTT);U10 : REG4B PORT MAP(LOAD=> C_LO

23、AD,DIN=> OUTY1,DOUT=>OUT1);U11 : REG4B PORT MAP(LOAD=> C_LOAD,DIN=> OUTY2,DOUT=>OUT2);U12 : REG4B PORT MAP(LOAD=> C_LOAD,DIN=> OUTY3,DOUT=>OUT3);U13 : REG4B PORT MAP(LOAD=> C_LOAD,DIN=> OUTY4,DOUT=>OUT4);U14 : REG4B PORT MAP(LOAD=> C_LOAD,DIN=> OUTY5,DOUT=>O

24、UT5);U15 : REG4B PORT MAP(LOAD=> C_LOAD,DIN=> OUTY6,DOUT=>OUT6);U16 : REG4B PORT MAP(LOAD=> C_LOAD,DIN=> OUTY7,DOUT=>OUT7);U17 : REG4B PORT MAP(LOAD=> C_LOAD,DIN=> OUTY8,DOUT=>OUT8);u18 : choose port map(clk=>fin,a=>out1,b=>out2,c=>out3,d=>out4,e=>out5,f=>out6,g=>out7,h=>out8,x