基于Libero的數(shù)字邏輯設(shè)計(jì)仿真及驗(yàn)證實(shí)驗(yàn)分析報(bào)告

1、基于Libero的數(shù)字邏輯設(shè)計(jì)仿真及驗(yàn)證實(shí)驗(yàn)報(bào)告作者: 日期:計(jì)算機(jī) 學(xué)院計(jì)算機(jī)科學(xué)與技術(shù) 專業(yè)班、學(xué)號(hào)姓名協(xié)作者教師評(píng)定實(shí)驗(yàn)題目基于Libero的數(shù)字邏輯設(shè)計(jì)仿真及驗(yàn)證實(shí)驗(yàn)=1、熟悉EDA工具的使用；仿真基本門電路。2、仿真組合邏輯電路。3、仿真時(shí)序邏輯電路。4、基本門電路、組合電路和時(shí)序電路的程序燒錄及驗(yàn)證。5、數(shù)字邏輯綜合設(shè)計(jì)仿真及驗(yàn)證。實(shí)驗(yàn)報(bào)告51、基本門電路、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的基本門電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對(duì)實(shí)際門電路芯片 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86 進(jìn)行Ver

2、ilogHDL設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境Libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、掌握Libero軟件的使用方法。2、進(jìn)行針對(duì)74系列基本門電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、 參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測試平臺(tái)代碼（可自行編程），完成74HC00、 74HC02、74HC04、74HC08、74HC32、74HC86 相應(yīng)的設(shè)計(jì)、綜合及仿真。4、提交針對(duì) 74HC00、74HC02、74HC04、74HC08、74HC32、74HC86 （任選一個(gè)）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。 四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測試平臺(tái)代碼清單/74HC00代碼-與非/ 74HC00.V3:0 A,

3、B； 3:0 Y;Y = (A&B);module HC00(A, B, Y);inp utout put assig nen dmodule/74HC00測試平臺(tái)代碼/ test 00.V'timescale 1n s/1 nsmodule test_00; reg 3:0 a,b; wire 3:0 y; HC00 u(a, b, y); in itial begina = 4'b0000;b = 4'b0001;#10 b = b<<1;/0010#10 b = b<<1;/0100#10 b = b<<1;/1000a

4、 = 4'b1111;b = 4'b0001;#10 b = b<<1;#10 b = b<<1;#10 b = b<<1; enden dmodule/74HC02代碼-或非/ 74HC02.Vinp ut out put assign en dmodulemodule HC02(A, B, Y);3:0 A, B;3:0Y;Y =(A|B);/74HC02測試平臺(tái)代碼/ test 02.V'timescale 1n s/1 nsmodule test_02;reg 3:0 a,b,c; wire 3:0 y;HC02 u(a, b

5、, y);in itialbegina = 4'b1111;c = 4'b0001;b = c;c = c<<1;#10 b = c;c = c<<1;#10 b = c;c = c<<1;#10 b = c;a = 4'b0000;c = 4'b0001;b =c;c = c<<1; #10 b = c;c = c<<1;#10 b = c;c = c<<1;#10 b = c;enden dmodule/74HC04代碼-非/ 74HC04.Vinp ut out put assig n

6、 en dmodulemodule HC04(A, Y);3:0 A;3:0Y; Y = A;/74HC04測試平臺(tái)代碼/ test 04.V'timescale 1n s/1 nsmodule test_04; reg 3:0 a; wire 3:0 y;HC04 u (a, y);in itial begina = 4'b0001;#10 a = a<<1;#10 a = a<<1;#10 a = a<<1;enden dmodule/74HC08代碼-與/ 74HC08.Vmodule HC08(A, B, Y);input 3:0 A

7、, B;out put3:0Y;assig nY = A&B;en dmodule/74HC08測試平臺(tái)代碼/ test 08.V'timescale 1n s/1 ns module test_08;reg 3:0 a,b; wire 3:0 y;HC00 u(a, b, y);in itial begina = 4'b0000;b = 4'b0001;#10 b = b<<1;#10 b = b<<1;#10 b = b<<1;a = 4'b1111;b = 4'b0001;#10 b = b<<

8、;1;#10 b = b<<1;#10 b = b<<1;enden dmoduleinp ut out put assign en dmodule/74HC32代碼-或 /74HC32.V module HC32(A, B, Y);3:0 A, B; 3:0Y;Y = A|B;/74HC32測試平臺(tái)代碼/ test 32.v'timescale 1n s/1 nsmodule test_32;reg 3:0 a,b,c; wire 3:0 y;HC02 u(a, b, y);in itialbegina = 4'b1111;c = 4'b000

9、1;b =c;c = c<<1; #10 b = c;c = c<<1;#10 b = c;c = c<<1;#10 b = c;a = 4'b0000;c = 4'b0001; b = c;c = c<<1;#10 b = c;c = c<<1;#10 b = c;c = c<<1;#10 b = c;enden dmodule/74HC86代碼-異或 module HC86(A, B, Y);input 3:0 A, B; out put3:0Y;assig nY = AB;en dmodule/74H

10、C86測試平臺(tái)代碼/ test 86.v'timescale 1n s/1 nsmodule test_86; reg 3:0 a, b; wire 3:0 y;HC86 u (a, b, y); in itialbegina = 4'b0000;b = 4'b0001;#10 b = b<<1;#10 b = b<<1;#10 b = b<<1;#10 a = 4'b1111;b = 4'b0001;#10 b = b<<1;#10 b = b<<1;#10 b = b<<1;en

11、den dmodule2、第一次仿真結(jié)果（任選一個(gè)門，請(qǐng)注明，插入截圖，下同）。（將波形窗口背景設(shè)為白色，調(diào)整窗口至合適大小，使波形能完整顯示，對(duì)窗口 截圖。后面實(shí)驗(yàn)中的仿真 使用相同方法處理）B 丿tE£tba"idVa丿：-丿舊丿-L* aD-*fcftberi±/b*r-1* rjl*r-1* R1S- *t£stbaidiA_j r-q_J r-rc:*1C0D0000:1150刃15tl5tlboOQ1：1L1(0001&0口CduwOCOLDOOICJ100lOflO11piLlILIO1101011DLl bill lllllll

12、llllll1 I 11 11 llllll I 1 Illi120ri53、綜合結(jié)果（截圖）。（將相關(guān)窗口調(diào)至合適大小，使 RTL圖能完整顯示，對(duì)窗口截圖，后面實(shí)驗(yàn)中的綜合使用相同方法處理）¥3：q4、第二次仿真結(jié)果（綜合后）（截圖）。回答輸出信號(hào)是否有延遲，延遲時(shí)間約為多少?:*舊丿2丿-L* QD-牡 rtbbizh/b鼻 f-i# m*r-止 rmB-丿FJl R1 rnL" ruTMo/.'111L1COO00001115 口Sti5ti5tiI03GQLllLIo SOLPJOIOsdloo:OOOLtooiclOflCUii:.fil-ioI 皿011

13、 j111J1J11JI141 30 n5)nrsICOD no輸出信號(hào)有延遲，延遲時(shí)間約為 0.3 ns5、第三次仿真結(jié)果（布局布線后）<ins60 rt（截圖）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多少？分析是否有出現(xiàn)競爭冒險(xiǎn)。jZ -一-|»ile13i> aCTEL fi-兇葉M lEdlDR凹魚空；彈rfC/UM%Twragw固國們叭wm邑舊4 +1 ii史蟲曲 C?:rnijnMi JHEjEwinTwn5ooHid:活Dj E YiT11111-1111111 11 11 111 11 111 n I I I II1111 11: I 1 I IwwfI I

14、 I H I I Illi I I I I I Illi I L I I I I I |附力：M吐irJl而fl気銅opitrtLT 両尚1屮 IP iDcbi 輸出信號(hào)有延遲，延遲時(shí)間約為3ns,沒有出現(xiàn)競爭冒險(xiǎn)。72、組合邏輯電路、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的組合邏輯電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、 學(xué)習(xí)針對(duì)實(shí)際組合邏輯電路芯片74HC148、74HC138、74HC153、74HC85、 74HC283、74HC4511 進(jìn)行 VerilogHDL 設(shè)計(jì)的方法。二、實(shí)驗(yàn)環(huán)境Libero仿真軟件。三、實(shí)驗(yàn)內(nèi)容1掌握Libero軟件的使用方法。2、

15、進(jìn)行針對(duì)74系列基本組合邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、 測試平臺(tái)代碼（可自行編程），完成74HC148、 74HC138、74HC153、74HC85、74HC283、74HC4511 相應(yīng)的設(shè)計(jì)、綜合及仿真。4、74HC85測試平臺(tái)的測試數(shù)據(jù)要求：進(jìn)行比較的 A、B兩數(shù)，分別為本人學(xué)號(hào)的 末兩位，如“ 89”，則A數(shù)為“ 1000”，B數(shù)為“ 1001”。若兩數(shù)相等，需考慮級(jí)聯(lián)輸入（級(jí)聯(lián)輸入的各種取值情況均需包括）；若兩數(shù)不等，則需增加一對(duì)取值情況，驗(yàn)證 A、 B相等時(shí)的比較結(jié)果。5、74HC4511設(shè)計(jì)成擴(kuò)展型的，即能顯示數(shù)字 09、字母af。6、

16、提交針對(duì) 74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511 （任 選一個(gè)）的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1所有模塊及測試平臺(tái)代碼清單/74HC148 代碼/ 74HC148.VEI； 7:01 n; 2:0Out; EO, GS;module HC148(EI, I n. Out, EO, GS); input input outp ut out put reg 2:0Out; reg EO, GS; in terger I;17always (EI or In) if(EI)beginOut = 3'b111;en

17、delseEO = 1;GS = 1;if( In = 8'b11111111 ) beginOut = 3'b111;endelseEO = 0;GS = 1;beginfor(l = 0;I < 8; I = I + 1) beginif( l n I)beginOut = l;endendenden dmoduleEO = 1;GS = 0;/74HC148測試平臺(tái)代碼/ test 148.V'timescale 1n s/1 nsmodule test_148;reg ei;reg 7:0turn; wire 7:0in = turn;wire 2:0ou

18、t;wire eo,gs;HC148 u(ei, i n, out, eo, gs); in itialbegi nei = 1;turn = 8'b1;rep eat(8)#10 turn = turn<<1;ei = 0;turn = 8'b1;rep eat(8)#10 turn = turn<<1;enden dmodule/74HC138 代碼/ 74HC138.Vmodule decoder3_8_1(Data ln,En able,Eq); inp ut 2:0 Data In;input En able;out put 7:0 Eq;re

19、g 7:0 Eq;wire2:0 Data In;in teger I;always (Data In or En able) beginif(En able)Eq=0;elsefor(l=0;l<=7;l=l+1) if(DataI n=l) Eql=1;elseEql=0;enden dmodule/74HC138測試平臺(tái)代碼/ test 138.V'timescale 1n s/1 nsmodule test_138; wire 2:0 out;reg 7:0 in;reg 2:0 ei;HC138 u(out, i n, ei);task circle; beginin

20、= 0;rep eat(8)#10 in = in + 1;end en dtaskin itialbeginei = 1;circle();ei = 0;circle();ei = 2;rep eat(6) begincircleO;#10 ei = ei + 1;endenden dmodule代碼/ 74HC153.Vmodule HC153(DateOut, DateI n, Sel, En able); input input input out put reg/74HC1533:0Date In; 1:0Sel; En able;DateOut;always (E nable or

21、 Sel or Date In) if(En able) elseDateOut = 0;DateOut = DateI nSel;en dmodule/74HC153測試平臺(tái)代碼/ test 153.V 'timescale 1n s/1 ns module test_153(); wire out;reg 3:0i n;reg 1:0sel;reg ei;HC153 u(out, i n, sel, ei);in itial beginei = 0; sel = 0; in = 4'b1010; rep eat(4)#10 sel = sel +1;ei = 1; sel

22、= 0; in = 4'b1010; rep eat(4)enden dmodule#10 sei = sei +1;/74HC85 代碼/ 74HC85.Vmodule HC85(DateA, DateB, Cas, Q); input3:0 DateA, DateB;input2:0Cas;out put reg 2:0Q;in terger l;always (DateA or DateB or Cas) beginif(DateA=DateB) beginif(Cas1)else if(Cas=3'b000)else if(Cas=3'b101)elseendQ

23、 = 3'b010;Q = 3'b101;Q = 3'bOOO;Q = Cas;elsebeginfor(l=0;l<4;l=l+1) if(DateAl>DateBl) else if(DateAl<DateBl) endQ = 3'b100;Q = 3'b001;enden dmodule/74HC85測試平臺(tái)代碼/ test_85.v'timescale 1n s/1 nsmodule test_85;reg 3:0 a,b;reg 2:0 cas;wire 2:0 res;HC85 u(a, b, cas, res);t

24、ask cascade_ input; begin#0 cas = 0;#10 cas = 1;#10 cas = 3'b100; #10 cas = 3'b101;#10 cas = 3'b010; end#10 cas = 3'b011; #10 cas = 3'b110; #10 cas = 3'b111; #10;en dtaskin itialbegina = 4'd9; b = a;b = 4'd7;endcascadenpu t();cascadenpu t();en dmodule/74HC283 代碼/ 74HC

25、283.Vmodule HC283(DateA, DateB, Cin, Sum, Cout); input input out put out putreg3:0 DateA, DateB;Cin;3:0 Sum;Cout;4:0Buf;assig n Cout,Sum = Buf;always (DateA or DateB or Cin) Buf = DateA + DateB + Cin + 5'd0; en dmodule/74HC283測試平臺(tái)代碼/ test 283.V'timescale 1n s/1 nsmodule test_283;reg 3:0 a, b

26、;reg in;wire 3:0sum;wire out;in terger I;HC283 u(a, b, i n, sum, out);task accumulate;begina = 4'b0100;for(l=0;l<16;l=l+1)beginb = I; #10;end en dtask in itial begi nin = 0; accumulate。;in = 1;accumulate。；end en dmodule/74HC4511 代碼/ 74HC4511.V7:0DateOut; 3:0Date In; LE, BL_N, LT_N; 7:0Buf;reg

27、module HC4511(DateOut, Date In, LE, BL_N, LT_N); outp ut input inputassignDateOut = Buf;Buf = 8'b11111111;Buf = 8'bOOOOOOO;Buf = Buf;always (Dateln or LE or BL_N or LT_N) begin if(!LT_N) else if(!BL_N) else if(LE) elsecase(Date In)4'dO:Buf = 8'b00111111;4'd1:Buf = 8'b00000110

28、;4'd2:Buf = 8'b01011011;4'd3:Buf = 8'b01001111;4'd4:Buf = 8'b01100110;4'd5:Buf = 8'b01101101;4'd6:Buf = 8'b01111101;4'd7:Buf = 8'b00000111;4'd8:Buf = 8'b01111111;4'd9:Buf = 8'b01101111;4'ha:Buf = 8'b01110111;4'hb:Buf = 8'

29、;b01111100;4'hc:Buf = 8'b00111001;4'hd:Buf = 8'b01011110;4'he:Buf = 8'b01111001;4'hf:Buf = 8'b01110001; default:;endcase end2、第一次仿真結(jié)果（任選一個(gè)模塊，請(qǐng)注明）74HC1481 1B-J1L111111 :1L . Ill- . Ifll . 11.-11.13., DO L,.11-.:，:L . IlL-, ：., lil. 1【垃”B：, 1r - - . 1 -址11'111 *醞址11

30、11 1 * LH111 11-#詵m 111 1一 V% 1 I1 1図鮎1' 11 f1.，f丸1'1 111一*附出11 113W111*8戌=1«冋比!11B-丿羽伽：L1I： Si 3101 IiiJiJDlO 1曲1 nxi iLii一“由-；1一寶一1r-* 01址11_111 I .15015D n.S IPfflO r'S3、綜合結(jié)果K1I_PrL -丄，E_ 34”嚴(yán) f -4、第二次仿真結(jié)果（綜合后）Ac5L_Hifl/oCAaL.l-rt'in11L11111“【習(xí)Pl.【門介1*網(wǎng)S'lS'l【勺乞1Pl（Si

31、l-口S：ly河濟(jì)辟戀加Sn111-國沁-卩】STL-ICJStL *ri(jY-IWD時(shí) L ,T。回答輸出信號(hào)是否有延遲，延遲時(shí)間約為多少?II(llJ. 1111. 11 r ii. i【1= ifl. JIf., ibu.1 IL . Il IL .：1 L . I'Ll. IL - 1 JfilC 111111I1111111J1f1If1J111111- 11J111J111（31；11:;】1g101 ilOD J&ll 0DO； 90GC111J11iI,1J1IL1 1 1.1 . .III1 1 1 1 1.1III1;11III111 P50 r.：001

32、50in3輸出信號(hào)有延遲，延遲時(shí)間約為 0.5 ns5、第三次仿真結(jié)果（布局布線后）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多少? 分析是否有出現(xiàn)競爭冒險(xiǎn)。U LlLil. IlLli.»LLU；Hnr1|汕 JtlLnI卻已1|越*11JlKL.-7eaT_li:Cfl7L；J 3 iii-i CJ | TO-",IE_ 細(xì) IMH. 】L1：.；1：IHD；山1 . LP亡1：41,tJ PJ 加TJ即" 如：羽把iH-j:書坷十胡hltJi二»I >1 1 Ull l>li| Pill iJhmIIi 4|l I P4 |I M >

33、dF-4l|i 4 h I4 I'M li'lll > Ml I« g I E ： H 卻E&J-!舄埠W: nj輸出信號(hào)有延遲，延遲時(shí)間約為5.2 ns,出現(xiàn)了競爭冒險(xiǎn)。III M>l M1>- |> 1« M IIM >|lp liDn?3、時(shí)序邏輯電路、實(shí)驗(yàn)?zāi)康?、了解基于Verilog的時(shí)序邏輯電路的設(shè)計(jì)及其驗(yàn)證。2、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。3、學(xué)習(xí)針對(duì)實(shí)際時(shí)序邏輯電路芯片 74HC74、74HC112、74HC194、 VerilogHDL設(shè)計(jì)的方法。74HC161 進(jìn)行二、實(shí)驗(yàn)環(huán)境Libero

34、仿真軟件。三、實(shí)驗(yàn)內(nèi)容1、熟練掌握Libero軟件的使用方法。2、進(jìn)行針對(duì)74系列時(shí)序邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。3、 參考教材中相應(yīng)章節(jié)的設(shè)計(jì)代碼、測試平臺(tái)代碼（可自行編程）， 74HC112、74HC161、74HC194相應(yīng)的設(shè)計(jì)、綜合及仿真。4、提交針對(duì) 74HC74、74HC112、74HC161、74HC194 （任選一個(gè)） 以及相應(yīng)的仿真結(jié)果。完成 74HC74、的綜合結(jié)果,四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理1、所有模塊及測試平臺(tái)代碼清單/74HC74 代碼/ 74HC74.Vmodule HC74(Set_ N, Rst_N, Clk, D, Q, Qn); input outp

35、 ut regSet_N, Rst_N, Clk, D;Q, Qn;1:0 Buf;assignQ, Qn = Buf;25always (n egedge Set_N or n egedge Rst_N or po sedge Clk) case(Rst_N,Set_N)0: Buf <= 2'b11;1: Buf <= 2'b10;2: Buf <= 2'b01;default:Buf <= D,D;endcaseen dmodule/74HC74測試平臺(tái)代碼/ test 74.v'timescale 1n s/1 nsmodule

36、test_74;reg s, r, clk, d;wire q, qn;HC74 u(s, r, clk, d, q, qn);task clock;rep eat(10)begind = 0;#3; d = 1;#3;enden dtaskalwaysbeginclk = 0;#2; clk = 1;#2;endin itialbegins = 0;r = 1;clock;#5#5#5s = 1;r = 0;clock;s = 0;r = 0;clock;s = 1;r = 1;clock;end en dmodule/74HC112 代碼/ 74HC112.VSet_N, Rst_N, C

37、lk_N, J, K;Q, Qn;Q;regmodule HC112(Set_N, Rst_N, Clk_N, J, K, Q, Qn); input outp ut assig n Qn = Q;always (n egedge Set_N or n egedge Rst_N or n egedge Clk_N) case(Set_N,Rst_N)0: Q <= 1;1: Q <= 1;2: Q <= 0;case(J,K)0default:Q <= Q;Q <= 0;Q <= 1;default: Q <= Q;endcase endcase en

38、 dmodule /74HC112測試平臺(tái)代碼 / test 112.V 'timescale 1n s/1 ns module test_112;reg set, res, clk, j, k;wire q, qn;HC112 u(set, res, clk, j, k, q, qn);always#5 clk = clk;task clock;rep eat(3)beginj = 0;k = 1;#20; j = 1;k = 0;#20;j = 0;k = 0;#20; j = 1;k = 1;#20;end en dtask in itial beginclk = 0;set =

39、 0;res = 0;clock; set = 0;res = 1;clock; set = 1;res = 0;clock;set = 1;res = 1;clock;end en dmodule/74HC161 代碼/ 74HC161.Vmodule HC161(C P,CE P,CET,MRN, PEN,D n,Qn ,TC);input CP;input CEP, CET;out put 3:0Q n;input MRN ,P EN;inp ut 3:0D n;out put TC;reg 3:0qaux;always( posedge CP, negedge MRN) beginif

40、(!MRN) qaux<=4'b0000;else if(!P EN) qaux<=D n;else if(CE P & CET)qaux<=qaux+1;elseqaux<=qaux; endassign TC=(&qaux )&CET;assig n Qn=qaux;en dmodule /74HC161測試平臺(tái)代碼/ 161testbe nch.v 'timescale 1n s/1 ns module fre_testbe nch;reg CP ,CE P,CET,MRN; reg LT_N,BI_N,LE;reg 3:0

41、D n;wire TC;wire 3:0Q n;wire 7:0Seg;in itialbeginCP=0;CEP=1; CET=1; MRN=0;LT_N=1; BI_N=1; LE=0;#10 MRN<=1; endp arameter clock_ penod=20; always #(clock_period/2) CP=CP;in itialbeginDn=4'b0010;(p osedge TC)D n=4'b0100;(p osedge TC)D n=4'b1000;(p osedge TC)D n=4'b1010;(p osedge TC)

42、D n=4'b1110; endfreque ncy fre_test(C P,CE P,CET,MRN,D n,Seg,LT_N,BI_N,LE,Q n,TC); en dmodule/74HC194 代碼/ 74HC194.V3:0 DataOut;3:0 ParIn;1:0 Seri n, Sel;Clk, MR_N;module HC194(DataOut, ParIn, Serin, Sel, Clk, MR_N); out put reg input inputinput always (n egedge MR_N or posedge Clk) if(MR_N) Data

43、Out <= 0;elsecase(Sel)DataOut <= 1'b1,DataOut3:1;DataOut <= DataOut>>1;DataOut <= DataOut2:0,1'b1;DataOut <= DataOut<<1;2'b00: DataOut <= DataOut; 2'b01:if(Seri n1)else2'b10:if(Seri n0)elsedefault: DataOut <= Pari n;endcaseen dmodule /74HC194測試平臺(tái)代

44、碼/ test 194.V'timescale 1ns/1nsmodule test_194;wireregreg3:0 out; 3:0 p ,t0:3;1:0 s, sel; mr,clk;regHC194 u(out, p, s, sel, clk, mr);always #2 clk = clk;task s_clock;begins = 0;rep eat(4)#10 s = s+1;enden dtasktask clock; beginsel = 2'b11;sel = 2'b00;sel = 2'b01;s_clock;s_clock;s_clo

45、ck;sel = 2'b10;s_clock;enden dtaskin itialbeginclk = 1; p = 4'b0110; clock;endin itialbeginmr = 1;#5 mr = 0;#10 mr = 1;enden dmodule2、第一次仿真結(jié)果（任選一個(gè)模塊，請(qǐng)注明）74HC74imumWrawiniuuMuwwjwowumifinnoMcasogcs |0Uh Zt2t_71/31©.乍屯科11Sil杰 /ti(t_74/qrSlOho J；1SWX |;，nsnnrjiniuuirmiLnnunRWLJiRnnuuwLJUin

46、niunniirL!薩USOrsma fig3、綜合結(jié)果4、第次仿真結(jié)果（綜合后）/4.dOTfumuMinflfywwoInfumnnmnwMumiuuumnfuinratimM釗-GLOO p ill!1史PLnrumjumnr iLTLTLrurL J LrLTLTLri *1如渾iw2WrE5、第三次仿真結(jié)果（布局布線后）4、基本門電路、組合電路和時(shí)序電路的程序燒錄及驗(yàn)證、實(shí)驗(yàn)?zāi)康?、熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。2、熟悉實(shí)驗(yàn)箱的使用和程序下載（燒錄）及測試的方法。二、實(shí)驗(yàn)環(huán)境及儀器1、Libero仿真軟件。2、DIGILOGIC-2011數(shù)字邏輯及系統(tǒng)實(shí)驗(yàn)箱。3、Actel Proasic3 A3P030 FPGA核心