基于FPGA的時鐘提取電路的設(shè)計

1、 課 程 設(shè) 計 說 明 書課程名稱：EDA技術(shù)課程設(shè)計題 目：基于FPGA的時鐘提取電路的設(shè)計學(xué) 院：后備軍官學(xué)院專 業(yè)：信息工程年 級：2010級學(xué) 生：張成良學(xué) 號：362010080609128指導(dǎo)教師：卿朝進完成日期：2013年7月 7日西華大學(xué)課程設(shè)計說明書基于FPGA的時鐘提取電路的設(shè)計摘 要：在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獲取禎同步、群同步及對接收的數(shù)字碼元進行各種處理的過程中，也為系統(tǒng)提供了一個基準(zhǔn)的同步時鐘。 隨著可編程器件容量的增加，設(shè)計師傾向于把位同步電路設(shè)計在CPLD/FPG

2、A芯片內(nèi)部。因此，本文采用Quartus II軟件設(shè)計了一種新型的位同步提取電路，對電路進行了仿真試驗，并使用Altera的ACEX 1K系列FPGA芯片EP1K10TC100_3予以實現(xiàn)。關(guān)鍵詞：時鐘提取，同步，F(xiàn)PGAAbstract：In digital communication systems, synchronization is very important, bit synchronization is the most basic synchronization. Bit synchronization clock signal is not only used to mon

3、itor the input symbol signal, to ensure the transceiver synchronization and frame synchronization in the acquisition, synchronization and the group receiving the digital code element to the process of treatment and also provide the system with a benchmark of the synchronous clock . With the increase

4、d capacity programmable devices, designers tend to bit synchronization circuit in the CPLD / FPGA chip. Therefore, the use Quartus II design software, a new bit synchronization extraction circuit, the circuit is simulated by computer and use Altera's ACEX 1K series FPGA chip EP1K10TC100_3 be ach

5、ieved.Keywords：Clock Extraction，Synchronization，F(xiàn)PGA目 錄1前言11.1設(shè)計背景11.2FPGA技術(shù)簡介11.3Quartus簡介21.4必備條件22總體方案設(shè)計32.1方案比較32.1.1方案一: 基于超前滯后型鎖相環(huán)的位同步提取電路32.1.2方案二：采用跳變沿捕捉和計數(shù)器結(jié)構(gòu)的位同步電路42.1.3方案三：硬件開環(huán)位同步電路 FPGA的實現(xiàn)52.2方案論證52.3方案選擇63單元模塊設(shè)計63.1各單元模塊功能介紹及電路設(shè)計63.1.1跳變沿捕捉模塊設(shè)計63.1.2狀態(tài)寄存器模塊設(shè)計73.1.3可控計數(shù)器模塊設(shè)計83.1.4整體電路模塊設(shè)

6、計103.1.5供電電路113.1.6有源晶振電路123.1.7JTAG下載電路123.2FPGA器件選擇133.2.1ACEX 1K器件133.2.2配置器件選擇134系統(tǒng)調(diào)試144.1調(diào)試環(huán)境144.2硬件調(diào)試144.2.1硬件配置電路144.2.2硬件配置和調(diào)試154.3系統(tǒng)能實現(xiàn)的功能155總結(jié)與體會176謝辭（致謝）18參考文獻19附錄20II1 前言1.1 設(shè)計背景現(xiàn)代通信系統(tǒng)中異步串行數(shù)據(jù)進行發(fā)送和接收，就必須使其接收與發(fā)送的碼元同步，位同步時鐘信號不僅可用來對輸入碼元進行檢測以保證收發(fā)同步，而且在對接收的數(shù)字碼元進行誤碼率測試及各種處理過程中，也可以為系統(tǒng)提供一個基準(zhǔn)的同步時鐘

7、。本文介紹的位同步時鐘的提取方案，原理簡單且同步速度較快。整個系統(tǒng)采用VerilogHDL語言編寫，并可以在FPGA上實現(xiàn)。1.2 FPGA技術(shù)簡介FPGA（Field Programmable Gate Array）即現(xiàn)場可編程門陣列，它是在可編程陣列邏輯PAL(Programmable Array Logic)、門陣列邏輯GAL(Gate Array Logic)、可編程邏輯器件PLD(Programmable Logic Device)等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路ASIC（Application Specific Integrated Circuit）領(lǐng)域中

8、的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA能完成任何數(shù)字器件的功能，上至高性能CPU,下至簡單的74系列電路，都可以用FPGA來實現(xiàn)。工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由設(shè)計一個數(shù)字系統(tǒng)。通過軟件仿真，我們可以事先驗證設(shè)計的正確性。在PCB完成以后，還可以利用FPGA的在線修改能力，隨時修改設(shè)計而不必改動硬件電路。使用FPGA來開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少PCB面積，提高系統(tǒng)的可行性。LUT查找表DQSETCLRQ輸入變量輸出圖1 FPGA的邏輯塊結(jié)構(gòu)示意圖（LUT加觸發(fā)器）1.3 Quartus簡介Qua

9、rtus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點。基于Quartus II進行EDA設(shè)計開發(fā)的流程如下圖，包括以下步驟：1.設(shè)計輸入；2.編譯；3.仿真；4.編程與驗證。設(shè)計輸入

10、編譯仿真與定時分析編程在線測試修改設(shè)計圖2 Quartus II設(shè)計開發(fā)流程1.4 必備條件裝有Quartus 6.0以上版本的計算機、ByteBlaster并口下載電纜、EPC2配置器件2 總體方案設(shè)計目前在FPGA上常用的位同步方案可分為兩類：一是采用鎖相環(huán)的閉環(huán)相位調(diào)整電路，二是采用開環(huán)結(jié)構(gòu)的位同步電路。下面用三個典型的設(shè)計電路來討 論這三種方案的優(yōu)缺點。2.1 方案比較2.1.1 方案一: 基于超前滯后型鎖相環(huán)的位同步提取電路方案一原理框圖如圖3所示。 相位控制字頻率控制字函數(shù)發(fā)生器相位寄存器 相位累加器 相位相加器圖3 方案一原理框圖方案一的簡單表述。這種電路采用添/扣門結(jié)構(gòu)，如圖所

11、示，每輸入一個碼元后，根據(jù)鑒相器輸出是超前還是滯后，通過反饋回路控制的添/扣門來調(diào)整相位，使之逼近輸入碼元的相位。為了提高精度，這種方案只能采用更短的調(diào)整脈沖，一旦失步，就需要通過反饋回路重新調(diào)整。2.1.2 方案二：采用跳變沿捕捉和計數(shù)器結(jié)構(gòu)的位同步電路方案二原理圖見下狀態(tài)寄存器跳變沿捕捉模塊可控計數(shù)器Data_inClockclearkPulsc_out圖4 方案二原理框圖本系統(tǒng)由一個跳變沿捕捉模塊、一個狀態(tài)寄存器和一個可控計數(shù)器共三部分組成，整個系統(tǒng)的原理框圖如圖4所示，其中data_in是輸入系統(tǒng)的串行信號，clock是頻率為串行信號碼元速率2N倍的高精度時鐘信號，pulse_out是

12、系統(tǒng)產(chǎn)生的與輸入串行信號每個碼元位同步的脈沖信號，即位同步時鐘。跳變沿提取電路的作用是，當(dāng)產(chǎn)生一個邊沿脈沖時，它直接反映了輸入信號的真實相位。以它為基準(zhǔn)，就可以有效地提取出與輸入信號同步的時鐘。時鐘同步的原理就是利用這個邊沿脈沖清零計數(shù)器，輸出反映輸入碼元相位的一個高精度時鐘源周期的短脈沖。圖中狀態(tài)寄存器保證了在接收碼元出現(xiàn)連“0”或是連“1”時仍然會有固定的反映碼元時鐘的短脈沖輸出?？梢?，這種設(shè)計與數(shù)字鎖相環(huán)法相比，優(yōu)點主要是可以快速提取位同步脈沖，并進行實時輸出。另外，這種電路結(jié)構(gòu)要更節(jié)省硬件資源。該方案實現(xiàn)位同步的基本原理是利用輸入碼元的跳變沿脈沖作為計數(shù)器的清零輸入信號，這里高精度時鐘

13、的頻率為F，碼元速率為f，取F=2Nf=2N/T(T為輸入的不歸零碼元的寬度)。原理圖中的計數(shù)器為N進制自動增加計數(shù)器。當(dāng)輸入清零信號后，計數(shù)器輸出翻轉(zhuǎn)。當(dāng)輸入碼元出現(xiàn)連“0”或是連“1”時，一個碼元的長度為2NT。由于計數(shù)器為N進制，計數(shù)器的計數(shù)值回到0時，計數(shù)器的輸出仍然翻轉(zhuǎn)，占空比為：NT/2NT=50%。這樣就保證了一個輸入碼元的寬度對應(yīng)了占空比為50%的時鐘信號，即實現(xiàn)了輸入碼元與計數(shù)器輸出CLKOUT時鐘的同步。2.1.3 方案三：硬件開環(huán)位同步電路 FPGA的實現(xiàn)RxRckSMith使能清零39分頻52分頻16計數(shù)2計數(shù)五選一FDX8Rx1CECLCnt1Cnt24Rx1圖5 方

14、案三原理框圖圖 5是突發(fā)數(shù)據(jù)接收系統(tǒng)的硬件開環(huán)位同步電路 FPGA簡要框圖,它主要包含獲取同步時鐘。該模塊適合 5種數(shù)據(jù)速率 ,輸入數(shù)據(jù)總線信號為 X,輸出同步時鐘為 RCK。其內(nèi)部信號 RX1為施密特整形后的基帶數(shù)字序列,設(shè)輸入驅(qū)動時鐘為79 .872MHz,經(jīng) DCM倍頻后輸入兩模值 Cnt1、Cnt2分別為 39和 52的分頻器, Cnt1輸出256k, 512k, 1M, 2M的數(shù)據(jù)時鐘 ,分別對應(yīng)16計數(shù)器的高低 4位 ,Cnt2輸出 1 . 536M的數(shù)據(jù)時鐘。硬件開環(huán)位同步電路提取位同步信號時 ,相位誤差e的產(chǎn)生受發(fā)送數(shù)據(jù)二進制序列分布的影響 ,因此相位誤差需要從概率意義上來分析

15、 ,由于在發(fā)射端通常加了交織擾碼 ,其出現(xiàn)長時間二進制序列不變的概率很低。設(shè)位同步時鐘周期為 Tb ,時鐘精度為 Pe ,則相位誤差為 e = 2( n - 1) Tb·Pe (1)式中 n為數(shù)據(jù)序列電平連續(xù)不變的碼元個數(shù)。由式 (1)可以看出,相位誤差受傳輸數(shù)據(jù)二進制序列變化快慢的影響,當(dāng) n = 1,即在二進制序列變化得最快時,所對應(yīng)的相位鎖定誤差最小。2.2 方案論證方案一中：每一個超前和滯后脈沖僅能調(diào)整一步，如果接收碼元出現(xiàn)連“0”或是連“1”的情況，鎖定時間會很長，使其同步建立時間和調(diào)整精度變得相互制約。盡管有此缺點，但由于這種結(jié)構(gòu)具有失鎖后的自我調(diào)節(jié)性，因此，碼元消失或是

16、碼元相位出現(xiàn)抖動時，同步脈沖不會出現(xiàn)較大變化，仍然可以輸出。方案二中：主要是可以快速提取位同步脈沖，并進行實時輸出。另外，這種電路結(jié)構(gòu)要更節(jié)省硬件資源，所對應(yīng)的相位鎖定誤差較小。該系統(tǒng)基于開環(huán)結(jié)構(gòu)，具備了開環(huán)結(jié)構(gòu)位同步提取電路的快速同步特點。如果輸入不出現(xiàn)較大的相位抖動，輸出時鐘的相位可以實時地反映輸入碼元的相位。且具有判斷輸入碼元脈沖邊沿抖動的功能，因此也具有鎖相環(huán)的自適應(yīng)性。由以上分析可知，當(dāng)輸入碼元出現(xiàn)抖動而使得輸出時鐘沒有和碼元對齊之后，下一個碼元跳變沿就會重新對齊。這種自適應(yīng)性比鎖相環(huán)的自適應(yīng)反應(yīng)更迅速。方案三中：FPGA硬件閉環(huán)電路編程具有靈活性比軟件差、時序復(fù)雜、調(diào)試難度大等缺點

17、。從前面的分析可知 ,硬件開環(huán)位同步電路能夠較好地發(fā)揮 FPGA高速數(shù)據(jù)處理能力的優(yōu)勢 ,有效地降低了調(diào)試難度 ,適于FPG A片上系統(tǒng)的同步設(shè)計。該位同步方案的應(yīng)用實現(xiàn)了無線數(shù)字接收中位同步電路從軟件模塊向硬件模塊的轉(zhuǎn)化 ,大幅度提高了位同步對高速數(shù)據(jù)接收的適應(yīng)能力 ,為無線短時突發(fā)數(shù)據(jù)信號接收的位同步提供了一種適用的硬件實現(xiàn)方案。2.3 方案選擇基于實用，硬件簡單，且所對應(yīng)的相位鎖定誤差較小，易于編程實現(xiàn)的特點，我選擇選擇方案二3 單元模塊設(shè)計3.1 各單元模塊功能介紹及電路設(shè)計本系統(tǒng)由一個跳變沿捕捉模塊、一個狀態(tài)寄存器和一個可控計數(shù)器共三部分組成，整個系統(tǒng)的原理框圖如圖4所示，其中dat

18、a_in是輸入系統(tǒng)的串行信號，clock是頻率為串行信號碼元速率2N倍的高精度時鐘信號，pulse_out是系統(tǒng)產(chǎn)生的與輸入串行信號每個碼元位同步的脈沖信號，即位同步時鐘。3.1.1 跳變沿捕捉模塊設(shè)計1、模塊的具體功能 跳變沿捕捉模塊的輸入也就是整個的輸入data_in和clock。當(dāng)data_in發(fā)生跳變時，無論是上升沿或是下降沿，捕捉模塊都將捕捉所發(fā)生的這次跳變，并產(chǎn)生一個脈沖信號clear，這個clear信號所反應(yīng)的就是輸入信號發(fā)生跳變的時刻。然后以它為基準(zhǔn)，就可以有效地提取輸入串行信號的同步時鐘。2、模塊的具體實現(xiàn)（代碼）module pcheckcapture (pcout,int

19、0,pcclk);input pcclk,int0;output pcout;reg pctemp1,pctemp2;always (posedge pcclk) begin pctemp1<=int0; pctemp2<=pctemp1;endassign pcout=pctemp1pctemp2;endmodule3、模塊的實現(xiàn)效果（仿真波形）圖6 跳變沿捕捉模塊電路RTL視圖圖7 跳變沿捕捉模塊電路仿真圖其中Int0為串行輸入信號，PCclk為輸入系統(tǒng)的高精度時鐘信號，本模塊的輸出Pcout對應(yīng)于圖7中的clear信號，它同時又接入狀態(tài)寄存器模塊的Psclr和可控計數(shù)器模塊的

20、clr。3.1.2 狀態(tài)寄存器模塊設(shè)計1、 模塊的具體功能狀態(tài)寄存器有兩個輸入，分別接跳變沿捕捉模塊的輸出clear和可控計數(shù)器的輸出pulse_out，當(dāng)clear信號的上升沿到來時，此狀態(tài)寄存器的輸出k被置1，之后在pulse_out和k信號本身的控制下，k在pulse_out和k信號上產(chǎn)生一個脈沖之后被置0，這個k為一般連接到可控計數(shù)器的控制端。2、 模塊的具體實現(xiàn)（代碼）（其中輸入信號Psclr來自跳變沿捕捉模塊，另一個輸入信號Pss則來自可控計數(shù)器的輸出s）module pchecksreg (psout,pss,psclr);input pss;input psclr;output

21、 psout;wire pstemp; reg psout;assign pstemp=(pss & psout);always (posedge pstemp or posedge psclr) begin if (psclr=1'b1) psout<=1; else psout<=psout; endendmodule3、 模塊的實現(xiàn)效果（仿真波形）圖8 狀態(tài)寄存器模塊仿真圖3.1.3 可控計數(shù)器模塊設(shè)計1、 模塊的具體功能整個系統(tǒng)工作時，當(dāng)輸入信號data_in發(fā)生跳變時，跳變沿捕捉將可以捕捉到這次跳變，并產(chǎn)生一個脈沖信號clear，此clear信號可以將可控

22、計數(shù)器的計數(shù)值清零，同時將狀態(tài)寄存器的輸出k置1，并送入可控計數(shù)器中，以使計數(shù)器進行模塊為N-2的計數(shù)，待計滿后，便可輸出脈沖信號pulse_out，此信號一方面可作為整個系統(tǒng)輸出的位同步時鐘信號，另一方面，它也被接進了狀態(tài)寄存器，以控制其輸出k在計數(shù)器完成N-2的計數(shù)后就變?yōu)?，并在沒有clear脈沖信號時使K保持為0，從而使可控計數(shù)器的模保持為2N，直到輸入信號data_in出現(xiàn)新的跳變沿并產(chǎn)生新的clear脈沖信號，由以上原理可見，在輸入信號為連“1”或連“0”的情況下，只要系統(tǒng)使用的時鐘信號足夠精確，就可以保證在一定時間里輸出滿足要求的位同步時鐘，而在輸入信號發(fā)生跳變時，系統(tǒng)又會捕捉下

23、這個跳變沿并以此為基準(zhǔn)輸出位同步時鐘。2、 模塊的具體實現(xiàn)（代碼）(其中三個輸入信號k、clr、clk分別對應(yīng)于k、clear、clock，輸出信號s對應(yīng)于pulse_out。)module pcheckcounter (s,k,clr,clk);input k,clr,clk;output s;wire k;reg s;reg 7:0cnt;parameter N=8'b00000111;always (posedge clk or posedge clr)begin if(clr=1) begins=0;cnt=0;endelse beginif(k=0) beginif(cnt=

24、2*N-1) begincnt=0;s=1;endelse begincnt=cnt+1;s=0;endendelse beginif(cnt=N-2) begincnt=0;s=1;endelse begincnt=cnt+1;s=0;endendendendendmodule3、 模塊的實現(xiàn)效果（仿真波形，RTL視圖） 圖9 帶清零判斷N進制計數(shù)器模塊電路RTL視圖圖10 帶清零判斷N進制計數(shù)器模塊電路仿真圖：3.1.4 整體電路模塊設(shè)計1、 模塊的具體功能狀態(tài)寄存器有兩個輸入，分別接跳變沿捕捉模塊的輸出clear和可控計數(shù)器的輸出pulse_out，當(dāng)clear信號的上升沿到來時，此狀態(tài)

25、寄存器的輸出k被置1，之后在pulse_out和k信號本身的控制下，k在pulse_out和k信號上產(chǎn)生一個脈沖之后被置0，這個k為一般連接到可控計數(shù)器的控制端。2、 模塊的具體實現(xiàn)（代碼）module pchecktop (ptout,ptint,ptclk);output ptout;input ptint,ptclk;wire clear,k;reg ptout;pcheckcapture a (clear,ptint,ptclk);pcheckcounter b (ptout,k,clear,ptclk);pchecksreg c (k,ptout, clear);endmodule3

26、、 模塊實現(xiàn)效果（仿真圖，RTL視圖）圖11 整體電路模塊仿真波形圖12 整體模塊電路RTL視圖3.1.5 供電電路圖13供電電路EPF10K10LC84-4的工作電壓為5V，即可直接用可調(diào)式直流電壓源的固定5V檔供電，或其他設(shè)配。供電電路如圖13所示。3.1.6 有源晶振電路圖14 有源晶振電路采用有源晶振作為時鐘信號源，有源晶振信號質(zhì)量好，比較穩(wěn)定，而且連接方式比較簡單。有源晶振電路如圖14所示。3.1.7 JTAG下載電路圖15 JTAG下載電路JTAG下載電路主要用來構(gòu)建軟件與硬件連接的平臺，JTAG下載電路如圖15所示。3.2 FPGA器件選擇3.2.1 ACEX 1K器件Alter

27、a的ACEX 1K系列為2.5V低成本FPGA，集成度在3萬到幾十萬門之間，基于查找表結(jié)構(gòu)；采用0.18m、6層金屬連線的SRAM工藝制作，具有嵌入式存儲塊，芯片功耗低。本設(shè)計中，采用ACEX1K EP1K10TC100_3器件，該器件有576個邏輯器件，3個嵌入式RAM塊（每塊容量4KB）。該器件基于SRAM,結(jié)合查找表（LUT）和嵌入式陣列塊（EAB）提供了高密度結(jié)構(gòu),可提供10000 到100000 可用門,每個嵌入式陣列塊增加到16位寬可實現(xiàn)雙端口,RAM 位增加到49125 個。其多電壓引腳可以驅(qū)動2.5V、3.3V、5.0V 器件,也可以被這些電壓所驅(qū)動；雙向I/O 引腳執(zhí)行速度可

28、達250MHz。該器件還應(yīng)用Altera 專利技術(shù)進行了重要的生產(chǎn)改進,進一步降低了器件的成本,提高了產(chǎn)品的性能價格比。因此,ACEX 1K 器件可用來實現(xiàn)許多邏輯復(fù)雜、信息量大的系統(tǒng)。但是在器件操作過程中,ACEX 1K 系列器件的配置數(shù)據(jù)存儲在SRAM 單元中,由于SRAM的易失性,配置數(shù)據(jù)在每次上電時必須被重新載入SRAM。3.2.2 配置器件選擇EPC2具有Flash配置存儲器,可用來配置5.0V、3.3V、2.5V器件。通過內(nèi)置的IEEE Std. 1149. 1 JTAG接口EPC2可以在5.0V和3.3V電壓下進行在系統(tǒng)編程（ISP）。 系統(tǒng)編程后，調(diào)入JTAG配置指令初始化AC

29、EX 1K器件。EPC2的ISP能力使ACEX 1K器件的初始和更新更容易。當(dāng)用EPC2配置ACEX 1K器件時，在配置器件的內(nèi)部發(fā)生帶電復(fù)位延遲，最大值為200ms。Alterat公司的Quartus和MAX+PLUS軟件均支持配置器件的編程，設(shè)計中軟件自動為每一個配置器件產(chǎn)生POF。4 系統(tǒng)調(diào)試4.1 調(diào)試環(huán)境本實驗，采用Quartus 7.2自帶的仿真模塊，采用逐級調(diào)試，最后利用頂層文件總體調(diào)試方法，實現(xiàn)對設(shè)計的驗證性調(diào)試，仿真波形如下圖16 波形仿真圖4.2 硬件調(diào)試4.2.1 硬件配置電路圖17 ACEX 1K器件和一片EPC2的連接關(guān)系EPC2的nCS和OE引腳控制DATA輸出引腳

30、的三態(tài)緩沖器，使能地址計數(shù)器和EPC2的振蕩器。nCS引腳控制配置器件的輸出。當(dāng)OE引腳接低電平時，不論nCS為何狀態(tài)，地址計數(shù)器復(fù)位，DATA引腳輸出為高阻狀態(tài)。當(dāng)OE引腳接高電平時，如果nCS保持高電平，則計數(shù)器停止計數(shù)，DATA引腳保持高阻狀態(tài)；如果nCS接低電平，則計數(shù)器和DATA引腳正常工作。EPC2允許用戶將nINIT_CONF引腳與PLD器件的nCONFIG引腳相連來初始化PLD器件的配置。EPC2的DATA引腳與ACEX 1K系列器件的DATA0或DATA引腳相連。存儲在EPC2器件中的數(shù)據(jù)在其內(nèi)部時鐘的控制下順序輸出到DATA腳，然后在控制信號的控制下輸出到CPLD器件的DA

31、TA0或DATA引腳。（圖中虛線為多片級聯(lián)時使用）4.2.2 硬件配置和調(diào)試EPC2的nCS和OE引腳控制DATA輸出引腳的三態(tài)緩沖器，使能地址計數(shù)器和EPC2的振蕩器。nCS引腳控制配置器件的輸出。當(dāng)OE引腳接低電平時，不論nCS為何狀態(tài)，地址計數(shù)器復(fù)位，DATA引腳輸出為高阻狀態(tài)。當(dāng)OE引腳接高電平時，如果nCS保持高電平，則計數(shù)器停止計數(shù)，DATA引腳保持高阻狀態(tài)；如果nCS接低電平，則計數(shù)器和DATA引腳正常工作。EPC2允許用戶將nINIT_CONF引腳與PLD器件的nCONFIG引腳相連來初始化PLD器件的配置。EPC2的DATA引腳與ACEX 1K系列器件的DATA0或DATA引

32、腳相連。存儲在EPC2器件中的數(shù)據(jù)在其內(nèi)部時鐘的控制下順序輸出到DATA腳，然后在控制信號的控制下輸出到CPLD器件的DATA0或DATA引腳。當(dāng)配置數(shù)據(jù)的大小超過一片EPC2的容量時，可以采用多片級聯(lián)的方法。這時候器件的nCASC和nCS引腳做器件間的握手信號。用級聯(lián)EPC2 配置ACEX 1K器件時，EPC2的操作與其在級聯(lián)鏈中的位置有關(guān)。當(dāng)級聯(lián)鏈中的第一個即主EPC2加電或復(fù)位，且nCS腳為低電平時，主EPC2控制配置進行。配置過程中主EPC2向其后的從屬EPC2和CPLD器件提供所有的時鐘脈沖，并向PLD器件提供第一個數(shù)據(jù)流。當(dāng)主EPC2中配置數(shù)據(jù)發(fā)送完畢，器件的nCASC腳變?yōu)榈碗娖?/p>

33、，使第一個從屬EPC2的nCS腳變?yōu)榈碗娖?，從而使從屬EPC2向外發(fā)送配置數(shù)據(jù)。每一片EPC2中數(shù)據(jù)全部輸出且nCASC引腳為低電平時，器件的DATA引腳置為高阻狀態(tài)以避免和其他配置器件發(fā)生競爭。一旦所有的配置數(shù)據(jù)傳送完畢，且基于查找表的CPLD器件CONF_DONE腳驅(qū)動主EPC2的nCS腳為高電平，主EPC2器件將額外增加16個時鐘周期來初始化CPLD器件。隨后主EPC2器件進入空閑狀態(tài)。當(dāng)需要另外加入EPC2器件時，可以將欲加入的EPC2的nCASC引腳和級聯(lián)鏈中的從屬EPC2的nCS相連，DCLK、DATA和OE引腳并聯(lián)。 4.3 系統(tǒng)能實現(xiàn)的功能在工作期間，輸入信號有一次跳變后，系統(tǒng)

34、出現(xiàn)連“1”連“0”，或信號中斷時，此系統(tǒng)仍然能夠輸出位同步時鐘脈沖，此后，只要輸入信號恢復(fù)并產(chǎn)生新的跳變沿，系統(tǒng)仍可以調(diào)整此位同步時鐘脈沖輸出而重新同步，此系統(tǒng)中輸入的時鐘信號頻率相對碼元速率越高，同步時鐘的位置就越精確，而當(dāng)輸入碼元速率改變時，只要改變本系統(tǒng)中的N值系統(tǒng)就可重新正常工作。整個系統(tǒng)工作時，當(dāng)輸入信號data_in發(fā)生跳變時，跳變沿捕捉將可以捕捉到這次跳變，并產(chǎn)生一個脈沖信號clear，此clear信號可以將可控計數(shù)器的計數(shù)值清零，同時將狀態(tài)寄存器的輸出k置1，并送入可控計數(shù)器中，以使計數(shù)器進行模塊為N-2的計數(shù)，待計滿后，便可輸出脈沖信號pulse_out，此信號一方面可作為

35、整個系統(tǒng)輸出的位同步時鐘信號，另一方面，它也被接進了狀態(tài)寄存器，以控制其輸出k在計數(shù)器完成N-2的計數(shù)后就變?yōu)?，并在沒有clear脈沖信號時使K保持為0，從而使可控計數(shù)器的模保持為2N，直到輸入信號data_in出現(xiàn)新的跳變沿并產(chǎn)生新的clear脈沖信號，由以上原理可見，在輸入信號為連“1”或連“0”的情況下，只要系統(tǒng)使用的時鐘信號足夠精確，就可以保證在一定時間里輸出滿足要求的位同步時鐘，而在輸入信號發(fā)生跳變時，系統(tǒng)又會捕捉下這個跳變沿并以此為基準(zhǔn)輸出位同步時鐘。5 總結(jié)與體會本設(shè)計方案在Altera的ACEX 1K系列FPGA芯片EPC2上進行了實現(xiàn)，在Quartus II環(huán)境下，用VHD

36、L硬件描述語言和電路圖輸入混合設(shè)計的方法，完成了整個時鐘提取電路的設(shè)計。實踐證明這種方法可以用很少的FPGA資源實現(xiàn)位同步的目的，并具有很高的穩(wěn)定性和可靠性。實現(xiàn)位同步的方法還有很多，本設(shè)計是基于開環(huán)結(jié)構(gòu)，具備了開環(huán)結(jié)構(gòu)位同步提取電路的快速同步特點。如果輸入不出現(xiàn)較大的相位抖動，輸出時鐘的相位可以實時地反映輸入碼元的相位。由于具有判斷輸入碼元脈沖邊沿抖動的功能，因此也具有鎖相環(huán)的自適應(yīng)性。由以上分析可知，當(dāng)輸入碼元出現(xiàn)抖動而使得輸出時鐘沒有和碼元對齊之后，下一個碼元跳變沿就會重新對齊。這種自適應(yīng)性比鎖相環(huán)的自適應(yīng)反應(yīng)更迅速。另外，本設(shè)計簡單占有硬件資源少，因為可以同時調(diào)用多個時鐘提取電路來提取多路同時輸入的不同速度的串行碼流的同步時鐘，為下一步的數(shù)字復(fù)接提供了方便