DDS雜散分析總結

1、DDS雜散分析總結DDS雜散分析總結基于波形存儲的DDS（直接數字頻率合成器）技術具有頻率轉換時問短、頻率分辨率高、輸出相位連續(xù)、 穩(wěn)定度高、可編程、全數字化、易集成等突出優(yōu)點，因而得到廣 泛的應用。但是，由于DDS數字化實現的固有特點，決定了其輸出信號 頻譜雜散較大。如何抑制DDS輸出頻譜屮的雜散就成為了研究的熱點。DDS原理介紹（略）從以下幾個方面說明DDS的誤差雜散來源。一關于輸出頻率穩(wěn)定性DDS 一般采用石英晶體振蕩器作為 它的參考激勵源，假設晶體振蕩器的頻率誤差為,則DDS輸出 信號的頻率為輸出信號的相對誤差為所以，DDS輸出頻率的穩(wěn) 定性和參考時鐘的頻率穩(wěn)定性是一致的。也就是說只要

2、保證了參考時鐘的穩(wěn)定性，就可以保證輸出頻 率的穩(wěn)定。石英晶體具有極高的頻率穩(wěn)定度，采用溫度補償或恒溫的方 法，頻率穩(wěn)定度可以達到10-7-10-10的數量級。因此DDS采用石英晶振作為參考頻率源，就能具有極高的頻 率穩(wěn)定度。二相位截斷誤差在應用屮，通常要求DDS有較高的頻率分辨,N=32的相位累加器有較大的位數，如常用的DDS率，必須使 48o但是，考慮到ROM容量與成本低的限制，使得相位累加器 的位數大于ROM的尋址位數P,在尋址的時候，就只能采用相 位累加器的高P位去尋址ROM屮的數據，此時就會有NP位的 被舍去，這就造成了相位截斷誤差。當然，若相位累加器的位數和ROM的尋址位數相同時，應

3、 該是不存在相位截斷誤差的，但是這樣，一般ROM的位數并不 髙，所以會造成最終的頻率分辨率較低（這里我所考慮的是頻率 控制字，也就是相位增量只取一位時的結果。在我看來，當累積量取大于一位時候，無論累加器的位數與ROM的尋址位數相同與否，同會存在累加器與ROM的舍位,例如，當累加量取2時，它是兩位兩位的加，所以必然在累加器 與ROM屮有一些位是取不到的，那這應不應該也算是相位截斷 呢？應該不算）。關于消除相位截斷誤差的一個直觀的想法就是在保證累加器 位數較高的同時，增加ROM的位數，如果是直接通過增加ROM 的容量，必然不太可行，所以，目前的較為流行的方法是通過壓 縮ROM的方法來間接增大ROM

4、的容量。壓縮ROM的方法目前有如下幾種：基于信號對稱的方法三 角近似法基于泰勒級數的線性插值法線性插值法（這些方法的具 體原理不做解釋了，可查資料）這些方法可以簡單的理解為，在個，也就是說1024的尋址位數為ROM未進行壓縮之前，假設ROM中有1024個數據，現在通過一定方法，將1024個數據壓縮成M個數據（M當然，壓縮Z后，尋址就要通過相應的程序 來執(zhí)行，比如說對與正弦函數，可以只存四分Z周期的值，通 過編程，使累加器地址取反，或者數據取反，就可以得到一個完 整周期的正弦值。關于它的進一步理解，我的想法是，因為假如利用含M個數 據的ROM表來替代含有1024個數據的ROM表，其實這兩者并 沒

5、有什么差別，并不能達到減少截斷誤差的效果，因此，應該講M個數擴展成1024個數，具體的辦法，可以讓一個數重復出現幾次，這樣一來，的1024個數據的ROM表的尋址位數就會間 接地變成原來的1024/M倍。這樣才是真正的通過壓縮ROM達到間接增加尋址位數的目 的。（錯）以上的想法錯誤的理解了壓縮ROM的含義。正確的理解應該是：以四分Z的正弦波為例，假如原來ROM中存有1024個整周期的數據，經過壓縮后，只取四分之一即可，但是這四分之一應該是分為1024份，而且沒有重復的數 值出現，存在ROM屮，而不是把四分Z的數據屮的每個數重 復出現4次，存入ROM屮，若是這樣，很明顯，精確度是沒有 前一種方法高

6、的。消除相位截斷誤差冃前常用的方法是抖動注入法，它分為對工下面對相位抖動注入進行說明，相位和對幅度等的抖動注入, 作原理如下：在每個時鐘脈沖到來后，抖動器給相位累加器加人 滿足一定統(tǒng)計特性的擾動信號，目的是產生一些隨機數加在相位 累加器的后面，破壞雜散信號的周期性，然后用抖動信號與累加 器的和的高幾位再去尋址ROMo由于抖動打破了相位截斷誤差的周期性，其周圍的雜散信號 得到抑制，從而提高了信號噪聲功率譜密度比，即提高了無雜散 動態(tài)范圍，但同時會使雜散基底（？）有所增加?？蓪⒍秳釉醇稍贔PGA內部，從而可在不增加FPGA內部 太多資源和運算復雜性的基礎上獲得較好的雜散抑制特性，從而 改善系統(tǒng)性

7、能。三幅度量化誤差ROM中存儲值是量化值而非模擬值，任何 一個幅度值需要用無限位二進制才能精確示，而ROM的數據位 數D也就是它的輸出位數是有限的，因而相位幅值量化過程屮 將產生量化誤差，其信噪比近似為6.02D+1.76dB,可見隨著量化 位數的增加，幅度量化信噪比提高。方法：直接增加ROM的容量，但是受到體積和容量的限制, 這種方法必不可行。壓縮ROM表（問題：壓縮ROM是相當于增加尋址位數，與 數據位數是沒有關系的，為什么會能夠增加信噪比，堅守量化誤 差呢。）四DAC誤差DAC有限位的輸入，女n 8位，10位等即分辨存在的一些非線性特性，例如，微分非線性DA率有限；實際的.DNL （一特

8、定輸入碼的輸出電壓和前一個輸入碼的輸出電壓之差 的實際值與ILSB間的最大偏差）（LSE：最低有效位，相鄰數字 輸入變化所對應的模擬輸出的變化值），積分非線性INL （INL是所有DNL代數和的積累效應，是DAC實際轉換曲線與理想轉 換曲線之間的最大偏差），瞬間毛刺（分析毛刺形成的主要原因, 發(fā)現實際的DAC器件屮并行輸人數據存在傳輸時滯，不同數據 位到達時間不同;而且各位的電流開關導通和截止時間不同步;在 邏輯電平跳變上正向跳變和負向跳變也存在時間差異，在TTL 兼容DAC中尤其明顯，ECL兼容DAC由于采用了非飽和電流 開關，差異沒有那么大，這些因素的影響使得DAC輸出過渡期 間出現了毛刺

9、。毛刺的大小與DAC的動態(tài)特性有關，一般來講建立時間越短, 電流開關時間偏差越大，毛刺就越大。毛刺的幅度由DAC相鄰數據轉換時所切換的開關決定，也就 是與輸人數據跳變量有關。最大的毛刺是在半滿度處產生，其次在四分Z滿讀處和四 分Z三滿度處，以后以此類推）轉換速度有限等抑制方法：理想 的DAC應是線性的，但實際上DAC是半波不對稱的，它的正 半周期近似于理想DAC,負半周期則偏離，時域上的半波不對 稱性在頻域中引入了偶階雜散，而平衡結構可消除偶次分量。此外，由于數據傳輸延遲的不對稱、邏輯翻轉的不對稱等原產生了瞬間毛刺。DAC因,平衡DAC結構有效地消除了毛刺，從而降低了整體雜散能量, 故這種方法被眾多設計者所采用。另外，改善DAC內部結構，使Z盡量接近于理想特性，也是 今后發(fā)展的方向。目前由于DAC器件內部結構不夠完善，有較強的離散性，且 數學模型難以建立，定量分析較為困難。采用平衡DAC結構是抑制DAC非線性的重要措施之一。平衡DAC結構對于DAC的非理想特性，一種有效的電路是 平衡DAC結構。平衡DAC結構主要是基于差分的方法來消除偶次諧波分量 的，其結構見圖平衡DAC結構能有效的消除毛刺產生的雜散成 分，由前面的分析，我們知道毛刺產生的