數(shù)據(jù)交換總線多核片上系統(tǒng)網(wǎng)絡(luò)處理器多線程數(shù)據(jù)通路碩士論文

1、基于多核包處理器的高速數(shù)據(jù)交換總線設(shè)計(jì)研究微電子學(xué)與固體電子學(xué)， 2011， 碩士【摘要】 隨著互聯(lián)網(wǎng)高速的發(fā)展和微電子技術(shù)的不斷進(jìn)步,網(wǎng)絡(luò)處理器作為現(xiàn)代網(wǎng)絡(luò)系統(tǒng)的核心設(shè)備,正在沿著MPSoC(多核片上系統(tǒng))的方向發(fā)展。可編程多線程數(shù)據(jù)處理單元由于其高效的多任務(wù)并行處理機(jī)制和高度的靈活性,使網(wǎng)絡(luò)處理器在面對(duì)不斷更新的網(wǎng)絡(luò)協(xié)議和快速增加的網(wǎng)絡(luò)帶寬時(shí)具有更強(qiáng)的處理能力。作為網(wǎng)絡(luò)處理器的數(shù)據(jù)交換樞紐,數(shù)據(jù)交換總線承載著交換接口資源和多核處理單元以及SDRAM單元之間眾多的數(shù)據(jù)通路和控制通路,因此數(shù)據(jù)交換總線是決定網(wǎng)絡(luò)處理器性能的關(guān)鍵單元之一。如何設(shè)計(jì)并實(shí)現(xiàn)高速的數(shù)據(jù)交換總線對(duì)于高性能網(wǎng)絡(luò)處理器系統(tǒng)顯

2、得至關(guān)重要。本文重點(diǎn)研究了在并行多線程包處理系統(tǒng)中的高速數(shù)據(jù)交換總線的若干關(guān)鍵技術(shù)。數(shù)據(jù)交換總線采用了并行的推拉結(jié)構(gòu),通過接收并執(zhí)行包處理單元和SDRAM單元發(fā)出的數(shù)據(jù)傳輸參考指令或DMA請(qǐng)求,完成各種數(shù)據(jù)和控制信息的傳輸;采取了接口資源的異步訪問和線程的信號(hào)喚醒機(jī)制以及IP數(shù)據(jù)緩沖單元與SDRAM之間的高效DMA傳輸機(jī)制,從而有效隱藏了快速總線接口(Fast Bus Interface)資源的訪問延時(shí);通過對(duì)傳輸請(qǐng)求和傳輸指令的分類緩沖,并對(duì)各緩沖隊(duì)列中的任務(wù)設(shè)置合理的優(yōu)先級(jí),使數(shù)據(jù)交. 更多還原【Abstract】 With the development of Internet

3、 and microelectronic technology, network processor, as the core equipment of modem network system, is developing toward the direction of MPSoC ( Multi-Processor System On a Chip). Because of its flexibility and high efficiency of the parallel processing mechanism for multiple tasks, programmable and

4、 multithreading data processing unit will get strong data processing ability when its confronted with various Internet protocol and fast increasing network bandwidth. . 更多還原 【關(guān)鍵詞】 數(shù)據(jù)交換總線； 多核片上系統(tǒng)； 網(wǎng)絡(luò)處理器； 多線程； 數(shù)據(jù)通路； 【Key words】 Data Exchange Bus MPSoC； Network Processor； Multithreading； Data Chan

5、nel； 摘要 5-6 Abstract 6 第一章 緒論 9-13 1.1 網(wǎng)絡(luò)處理器概述 9-10 1.2 課題的研究背景及其意義 10-11 1.3 論文的內(nèi)容和工作重點(diǎn) 11-13 第二章 高速數(shù)據(jù)交換總線的設(shè)計(jì)背景及設(shè)計(jì)要求 13-27 2.1 協(xié)議分層和數(shù)據(jù)的收發(fā)原理 13-17 2.1.1 網(wǎng)絡(luò)協(xié)議的分層 13-15 2.1.2 基于TCP/IP 的數(shù)據(jù)收發(fā)原理 15-17 2.2 數(shù)據(jù)交換總線的工作環(huán)境 17-24 2.2.1 多核包處理單元的工作原理 17-21 2.2.2 基于StrongARM 的系統(tǒng)初始化 21 2.2.3 基于Intel IXF MAC 的端口就緒輪詢

6、和數(shù)據(jù)交換機(jī)制 21-24 2.3 數(shù)據(jù)交換總線的設(shè)計(jì)要求 24-25 2.4 本章小結(jié) 25-27 第三章 高速數(shù)據(jù)交換總線設(shè)計(jì)的技術(shù)要點(diǎn) 27-41 3.1 共享存儲(chǔ)及其解決方案 28-32 3.1.1 SRAM 傳輸寄存器的時(shí)分復(fù)用訪問機(jī)制 28-30 3.1.2 多核共享數(shù)據(jù)緩沖FIFO 及其訪問機(jī)制 30-31 3.1.3 SCRATCH 多核共享暫存器 31-32 3.2 數(shù)據(jù)交換總線的參考指令 32-35 3.3 高效的直接存儲(chǔ)器訪問DMA 35-37 3.4 數(shù)據(jù)交換總線并行結(jié)構(gòu)和任務(wù)優(yōu)先級(jí)排序 37-38 3.4.1 數(shù)據(jù)交換總線的并行結(jié)構(gòu) 37-38 3.4.2 數(shù)據(jù)交換總

7、線的任務(wù)優(yōu)先級(jí)排序 38 3.5 本章小結(jié) 38-41 第四章 高速數(shù)據(jù)交換總線的設(shè)計(jì)與實(shí)現(xiàn) 41-63 4.1 總線結(jié)構(gòu)設(shè)計(jì)與模塊的劃分 41-42 4.2 參考指令隊(duì)列解碼模塊設(shè)計(jì) 42-43 4.3 請(qǐng)求和命令隊(duì)列的設(shè)計(jì) 43-46 4.3.1 包處理單元指令隊(duì)列 43-44 4.3.2 SDRAM 傳輸請(qǐng)求隊(duì)列 44 4.3.3 StrongARM 命令隊(duì)列 44-45 4.3.4 數(shù)據(jù)返回請(qǐng)求隊(duì)列 45-46 4.4 Push 引擎模塊設(shè)計(jì) 46-51 4.5 Pull 引擎模塊設(shè)計(jì) 51-58 4.6 共享存儲(chǔ)模塊設(shè)計(jì) 58-59 4.6.1 RxFIFO 單元和TxFIFO 單元 58-59 4.6.2 Scratchpad 存儲(chǔ)器 59 4.7 CSR 控制狀態(tài)寄存器 59-61 4.8 本章小結(jié) 61-63 第五章 高速數(shù)據(jù)交換總線的驗(yàn)證 63-81 5.1 數(shù)據(jù)交換總線的功能驗(yàn)證 63-74 5.1.1 基于總線功能模型的驗(yàn)證技術(shù) 63-64 5.1.2 高速數(shù)據(jù)交換總線的驗(yàn)證方案 64-69 5.1.3 數(shù)據(jù)交換總線的功能驗(yàn)證結(jié)果和分析 69-74 5.2 數(shù)據(jù)交換總線的邏輯綜合與FPGA 驗(yàn)證 74-79 5.2.1 數(shù)據(jù)交換總線的邏輯綜合 74-75 5