FPGA-VHDL硬件描述語言基礎(chǔ)-內(nèi)部結(jié)構(gòu)(精)

1、數(shù)字電路的基本組成任何組合電路都可表示為其所有輸入信 號的最小項的和或者最大項的積的形式。時序電路包含可記憶器件（觸發(fā)器）， 其反饋信號和輸入信號通過邏輯關(guān)系再 決定輸出信號。的邏輯符號表示方法被擦除斷幵）單元“與”陣歹（可編程乘積項十硬線被編PROM 纟吉構(gòu)與陣列為全譯碼陣列， 器件的規(guī)模將 隨著輸入信號藪量 n n的增加成 2 指數(shù) 級增長。因此 PROMPROM般只用于 數(shù)據(jù)存儲器，不適 于實現(xiàn)邏輯函數(shù)。 EPROMEPROM 和 EEPROMEEPROM2” 積戒，個入PROMm 個出PROM II件2. 3 PAL i件PAL 結(jié)構(gòu)與陣列可編程使輸入項增多，或陣列固定使器件簡化。或陣

2、列固定明顯影響了器件編程的靈活性-AT 僑列町 0FQx ；mn交又點連權(quán) 為閔定連擔PLA PLAPLA 的內(nèi)部結(jié)構(gòu)在簡單 PLDPLD 中有最高的靈活性。m 2. 2 PLA器件4 MA 1 WI 岀!6*HI|PLA3*2h(o轉(zhuǎn)列切盯橫IVxI* Iffl 2.4OALaoism用 PAL 實現(xiàn)全加器AnBnCnAnCnGAL 結(jié)構(gòu)整迄AnBnCnHr陣期TJ“或”陣列（固定）S廣ABC+MC + ABC + MCC，AA+/+BCDACKNEXTCKGAL 器件與PAL 器件的區(qū)別在于用口 J編程的輸出邏輯宏單元（OLMC）代替固定的或陣列。 可 以實現(xiàn)時序 電路。ootcOLMCg

3、rr-Mi m w2s 3VBMB MB MW CM MB ii麗麗麗i麗i-iii-jjiii前麗 . . * VOtAK!OtAK?onF=OUMCOLMC(1SF=ocxcF=OLMC1OLMC216GAL器件的0 LMCOutput Logic Macro CellCII-或門控制選擇 J每個 OLMC 包含或陣列中的一個或門纟口成：異或門：控制輸出 信號的極性 D 觸發(fā)器：適合設(shè) 計時序電路-4 個多路選擇器輸出使I能選擇匸由烏fi3H輸出_ I -. ThbCKS2.5 GAL 站輸岀連幣max反饋信CPLDCPLD 內(nèi)部結(jié)構(gòu)（AlteraAltera 的 MAX7000SMAX7

4、000S 系列）NPJT/GLCKI CD-NPtTPGCLRn O：NF9T0ei(=- NRJTFOE2 O亍3-8 to 16；VO pine :E2-E3-I/OLAB邏輯陣 列模塊，1lo161616LABBI/O 單元I/O17X)32-4ZdJ Bio 16SUOpiM-S3一S38lo 16LABO8 to 16to 16MMCTOCAIIRT 8io 1MnT/nJIari制塊EZ3-E3 162LTOpm-3連線資源*砒砒 pld. com. cn邏輯陣列模塊中包含多個宏單元可編程的 I/O 單元能兼容 TTLTTL 和 CMOSCMOS 多種接口和電壓標準可配置為輸入、輸

5、出、雙向、集電極開路和三 態(tài)等形式能提供適當?shù)尿?qū)動電流降低功耗，防止過沖和減少電源噪聲支持多種接口電壓（降低功耗）1.20.5um,5V0.35um,3.3V0.25um,internal 2.5V,I/O3.3V0.18um,internal 1.8V,I/O2.5V and 3.3V圖2.12 FPGA結(jié)構(gòu)原理圖可編程連線陣列在各個邏輯宏單元之間以及邏輯宏單元 與I/OI/O 單元之間提供信號連接的網(wǎng)絡(luò) CPLDCPLD 中一般采用固定長度的線段來進行 連接，因此信號傳輸?shù)难訒r是固定的， 使得時間性能容易預(yù)測。FPGA 結(jié)構(gòu)原理圖內(nèi)部結(jié)構(gòu)稱為LCA (Logic CellArray)由三個

6、部分組成：可編程邏輯塊(CLB)可編程輸入輸出 模塊(IOB)可編程內(nèi)部連線(PIC)ayn!nHPICCO CD町內(nèi)H逹ttPIIOBCD CD CD CD o oeo o o oa o o o oI8 O 8OOOOOOOO88OOOOOOOOB8OOOOOOOO8 0 0 0 0 0 8o wr- -CLB 包含多 個邏輯單元 JLE 內(nèi)部結(jié)構(gòu)查找表的基本原理N個輸入的邏輯函數(shù)需要 2的 N 次方的容量的 SRAM 來實現(xiàn)，一般多個輸入的查找表采用多個邏輯塊 級連的方式查找表的基本原理_ N 個輸入的邏輯函數(shù)需要 2 的 N 次方的容量的 SRAM 來實現(xiàn)，一般多于輸入的查找表采用多個邏

7、輯塊 級連的方式可靈活配置的 RAMRAM 塊 用途-實現(xiàn)比較復(fù)雜的函數(shù)的查找表， 如正弦、 余 弦等?？蓪崿F(xiàn)多種存儲器功能， 如 RAM,RAM, ROM,ROM,雙 口 RAM,RAM,FIFO,FIFO, StackStack 等靈活配置方法：256X8,256X8,也可配成 512X4512X4FPGA內(nèi)部晶體震蕩器咼速反向放人器用于和外部 晶體相接，形 成內(nèi)部晶體振 蕩器。提供將振蕩波形二分頻成對 稱方波的功能。-C3 XTAL1BWPNPt mPTIA100 PINTiop tPOFP164 PINirsPiN1 fj3TZ2jjl IKSI47105TI4| XT AL2(IN)

8、 43S3 . L11ei 10M1376wPISfi 2.26內(nèi)部幾體16冊31IDFJtOx#的Bl值R10- 1 MQ R2 0- 1C1.C2 10-40 pF VI 1-20MM1CPLD 與 FPGA 的區(qū)別CPLDFPGA內(nèi)部結(jié)構(gòu)ProducttermLookup Table程序存儲內(nèi)部 EEPROMSRAM,外掛 EEPROM資源類型組合電路資源豐富觸發(fā)器資源豐富集成度低高使用場合完成控制邏輯能完成比較復(fù)雜的算法速度慢快其他資源EAB,鎖相環(huán)保密性可加密一般不能保密- -FPGAFPGA 采用 SRAMSRAM 進行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAMSRAM 中的數(shù)據(jù)

9、丟失。因此，需在 FPGAFPGA 外加 EPROMEPROM, ,將配置數(shù)據(jù)寫入其中， 系統(tǒng)每次上電自動將數(shù) 據(jù)引入SRAMSRAM 中。CPLDCPLD 器件一般采用 EEPROMEEPROM 存儲技術(shù)，可重復(fù)編程，并且系 統(tǒng)掉電后，EEPROMEEPROM 中的數(shù)據(jù)不會丟失， 適于數(shù)據(jù)的保密。 FPGAFPGA 器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果要求實現(xiàn)較復(fù)雜的 組合電路則需要幾個 CLBCLB 結(jié)合起來實現(xiàn)。 CPLDCPLD 的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大 規(guī)模的組合功能，但觸發(fā)器資源相對較 少。FPGA 與 CPLD 的區(qū)別FPGAFPGA 與 CPLD 的區(qū)別 FP

10、GAFPGA 為細粒度結(jié)構(gòu)，CPLDCPLD 為粗粒度結(jié)構(gòu)。FPGAFPGA 內(nèi)部有豐富連線資源，CLBCLB 分塊較 小，芯片的利用率較高。CPLDCPLD 的宏單元 的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接, 其容量有限，限制了器件的靈活布線，因 此 CPLDCPLD 利用率較 FPGAFPGA 器件低。 FPGAFPGA 為非連續(xù)式布線，CPLDCPLD 為連續(xù)式布線。FPGAFPGA 器件在每次編程時實現(xiàn)的邏輯功能一樣， 但走的路線不同，因此延時不易控制，要求開 發(fā)軟件允許工程師對關(guān)鍵的路線給予限制。CPLDCPLD 每次布線路徑一樣，CPLDCPLD 的連續(xù)式互連 結(jié)構(gòu)利用具有同樣長度的一些金屬線實現(xiàn)邏輯 單元之間的互連。 連續(xù)式互連結(jié)構(gòu)消除了分段 式互連結(jié)構(gòu)在定時上的差異， 并在邏輯單元之 間提供快速且具有固定延時的通路。CPLDCPLD 的 延時較小。在系統(tǒng)編程技術(shù)ISPIn System Program對 PLDPLD 的邏輯功能可隨吋進行修改。由LatticeLattice 公司率先發(fā)明優(yōu)點：方便硬件的調(diào)試方便硬件版本的升級，類似于軟件升級I在系統(tǒng)編程技