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文檔簡介

1、Quartus 入門教程(一個Verilog程序的編譯和功能仿真)Quartus 是Altera公司推出的專業(yè)EDA工具,支持原理圖輸入、硬件描述語言的輸入等多種輸入方式。硬件描述語言的輸入方式是利用類似高級程序的設(shè)計方法來設(shè)計出數(shù)字系統(tǒng)。接下來我們對這種智能的EDA工具進(jìn)行初步的學(xué)習(xí)。使大家以后的數(shù)字系統(tǒng)設(shè)計更加容易上手。菜單欄快捷工具欄第一步:打開軟件任務(wù)管理窗口信息欄工作區(qū)資源管理窗口l 快捷工具欄:提供設(shè)置(setting),編譯(compile)等快捷方式,方便用戶使用,用戶也可以在菜單欄的下拉菜單找到相應(yīng)的選項(xiàng)。l 菜單欄:軟件所有功能的控制選項(xiàng)都可以在其下拉菜單中找到。l 信息欄

2、:編譯或者綜合整個過程的詳細(xì)信息顯示窗口,包括編譯通過信息和報錯信息。所建工程的保存路徑第二步:新建工程(file>new Project Wizard)1 工程名稱:頂層模塊名(芯片級設(shè)計為實(shí)體名),要求與工程名稱相同如果有已經(jīng)存在的文件就在該過程中添加,軟件將直接將用戶所添加的文件添加到工程中。工程名稱2添加已有文件(沒有已有文件的直接跳過next)3 選擇芯片型號(我們選擇cylone II系列下的EP2C70F896C6芯片)(注:如果不下載到開發(fā)板上進(jìn)行測試,這一步可以不用設(shè)置)選擇芯片快速搜索所需的芯片所選的芯片的系列型號4 選擇仿真,綜合工具(第一次實(shí)驗(yàn)全部利用quartu

3、s做,三項(xiàng)都選None,然后next)選擇時序分析儀選擇第三方仿真工具,如果使用Quartus內(nèi)部仿真工具則選擇none選擇第三方綜合工具,如果使用Quartus內(nèi)部綜合工具則選擇none5 工程建立完成(點(diǎn)finish)工程建立完成,該窗口顯示所建立工程所有的芯片,其他第三方EDA工具選擇情況,以及模塊名等等信息。第三步:添加文件(file>new> VHDL file),新建完成之后要先保存。我們選擇Verilog HDL File設(shè)計文件格式既選擇Verilog文本輸入形式第四步:編寫程序以實(shí)現(xiàn)一個與門和或門為例,Verilog描述源文件如下:module test(a,b,

4、out1,out2);input a,b;output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件;第五步:檢查語法(點(diǎn)擊工具欄的這個按鈕(start Analysis & synthesis)語法檢查成功,沒有error級別以上的錯誤該窗口顯示了語法檢查后的詳細(xì)信息,包括所使用的io口資源的多少等內(nèi)容,相應(yīng)的英文名大家可以自己查閱點(diǎn)擊確定完成語法檢查第六步:(鎖定引腳,點(diǎn)擊工具欄的(pin planner)(注:如果不下載到開發(fā)板上進(jìn)行測試,引腳可以不用分配)頂層某塊的輸入輸出口與物理的芯片端口想對

5、應(yīng)各個端口的輸入輸出類型雙擊location 為您的輸入輸出配置引腳。選擇為使用端口選項(xiàng)卡第七步:整體編譯(工具欄的按鈕(start Complilation)該窗口給出綜合后代碼的資源使用情況既芯片型號等等信息。第八步:testbench仿真(1)仿真環(huán)境配置:(2)點(diǎn)擊菜單欄中processing,選擇start,選擇start testbench template write。此時會自動生成testbench模板到項(xiàng)目文件夾simulationmodelsim里面,后綴為.vt在quatusii界面打開simulationmodelsim文件夾下的.vt文件進(jìn)行修改編輯,程序如下,修改完畢,保存:(3) 在項(xiàng)目管理窗器件上右擊選擇settings打開如下界面:點(diǎn)擊 按照.vt內(nèi)容(Test bench name 要和)填寫上面內(nèi)容, 選擇modelsim文件夾下.vt文件記得點(diǎn)擊Add依次點(diǎn)擊確認(rèn),完成設(shè)置(4) 選擇tools/options,在EDA Tool Options下確定ModelSim-Altera的中ModelSim.exe所在文件夾,通常在modelsim_asewin32aloem下(5)點(diǎn)擊Tools>RUN

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