基于FPGA的FIR數(shù)字濾波器設(shè)計(jì)

1、基于FPGA的FIR數(shù)字濾波器設(shè)計(jì)摘要:文章介紹了CSD編碼和流水線技術(shù),將它們運(yùn)用到VHDL語(yǔ)言編程中,設(shè)計(jì)了一個(gè)16階8位輸入17位輸出的線性相位結(jié)構(gòu)FIR數(shù)字濾波器,仿真結(jié)果符合要求。最后比較了兩種方法的使用在硬件資源和系統(tǒng)處理速度上的優(yōu)缺點(diǎn)。有限沖激響應(yīng)(FIR數(shù)字濾波器和無(wú)限沖激響應(yīng)(IIR數(shù)字濾波器廣泛應(yīng)用于數(shù)字信號(hào)處理系統(tǒng)中。IIR數(shù)字濾波器方便簡(jiǎn)單,但它相位的非線性,要求采用全通網(wǎng)絡(luò)進(jìn)行相位校正,且穩(wěn)定性難以保障。FIR濾波器具有很好的線性相位特性,使得它越來(lái)越受到廣泛的重視。This article introduces CSD coding and production l

2、ine technique, will they use to VHDL language programming, design of a 16th order 8-bit input 17 output of linear phase FIR digital filters, structural simulation results accord with the requirement. Last two methods were compared, the use of the system hardware resources and processing speed on the

3、 advantages and disadvantages. Finite impulse response (FIR digital filters and infinite impulse response (IIR digital filters widely used in digital signal processing system. IIR digital filter convenience simple, but it phase of the nonlinear requirements adopts full ventilation network phase cali

4、bration, and stability difficulty safeguards. FIR filters have very good linear phase characteristic, making it more and more extensive attention.關(guān)鍵詞:FIR數(shù)字濾波器;線性相位;CSD編碼;流水線技術(shù)1.引言數(shù)字濾波在圖像處理、語(yǔ)音識(shí)別和模式識(shí)別等數(shù)字信號(hào)處理中占有重要地位。與模擬濾波器相比,數(shù)字濾波器可以滿足濾波器幅度和相位特性的嚴(yán)格要求,可以克服模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。有限沖激響應(yīng)(FIR濾波器可以保證嚴(yán)格的線性

5、相位。同時(shí)由于其實(shí)現(xiàn)結(jié)構(gòu)主要是非遞歸的,因此FIR 濾波器可以穩(wěn)定工作。FIR 濾波器被廣泛用于各類(lèi)數(shù)字信號(hào)處理系統(tǒng)中實(shí)現(xiàn)卷積、相關(guān)、自適應(yīng)濾波、正交插值等處理,對(duì)于非實(shí)時(shí)系統(tǒng)和低速采樣系統(tǒng),FIR 濾波器的運(yùn)算可在CPU 或DSP 處理器上采用軟件實(shí)現(xiàn)。但對(duì)于無(wú)線通訊、雷達(dá)以及工業(yè)控制,甚至語(yǔ)音信號(hào)處理等實(shí)時(shí)應(yīng)用,由于FIR 運(yùn)算計(jì)算量過(guò)大,采用DSP 軟件可能無(wú)法實(shí)現(xiàn),因此采用可編程器件便是最好的方法。目前FIR 濾波器大致有以下幾種實(shí)現(xiàn)方法:(1使用單片通用數(shù)字濾波器集成電路。單片通用數(shù)字濾波器使用簡(jiǎn)單方便,但由于字長(zhǎng)和階數(shù)的規(guī)格較少,不能完全滿足實(shí)際需要。雖可采用多片擴(kuò)展來(lái)滿足,但會(huì)增

6、加體積和功耗,因而在實(shí)際中受到一定限制。(2采用DSP 器件實(shí)現(xiàn)。由于有專門(mén)的函數(shù)可供調(diào)用,因此使用DSP 器件設(shè)計(jì)FIR濾波器相對(duì)較簡(jiǎn)單,其應(yīng)用也最為廣泛。其唯一缺點(diǎn)是程序順序執(zhí)行,盡管DSP 器件性能不斷提高,但在某些實(shí)時(shí)性要求極高的場(chǎng)合中受到限制。(3采用可編程邏輯器件實(shí)現(xiàn)。隨著可編程邏輯器件的容量和速度的不斷增加,實(shí)現(xiàn)單片系統(tǒng)集成已經(jīng)成為可能。利用可編程邏輯器件實(shí)現(xiàn)FIR 濾波器,由于實(shí)現(xiàn)的是硬件并行算法,因此特別適用于某些實(shí)時(shí)性要求高的場(chǎng)合。FIR數(shù)字濾波器以其良好的穩(wěn)定性和線性相位特性在電子通信系統(tǒng)中被廣泛應(yīng)用。用硬件路實(shí)現(xiàn)數(shù)字濾波器可采用單片機(jī)系統(tǒng)、專用DSP、通用DSP和FPG

7、A 等方法。雖然單片機(jī)具有良好的接口性能,但是它采用馮·諾依曼結(jié)構(gòu),系統(tǒng)復(fù)雜,乘法運(yùn)算速度慢,不適合在含有大量運(yùn)算的濾波器中使用。專用DSP使用不靈活。通用DSP雖然能夠靈活編程,但它采用順序執(zhí)行程序的方式進(jìn)行數(shù)字濾波,也不適合用于實(shí)時(shí)控制系統(tǒng)中現(xiàn)場(chǎng)可編程門(mén)陣列(field-programmable gate array,FPGA使用方便,具有可編程性和并行性,開(kāi)發(fā)效率高,工作可靠性好,能夠滿足實(shí)際信號(hào)處理中靈活性和實(shí)時(shí)性的特點(diǎn)。2.FIR 濾波器基本原理濾波,顧名思義是對(duì)輸入信號(hào)通過(guò)一定的處理得到輸出信號(hào),這個(gè)處理通常是提取信號(hào)中某頻率范圍內(nèi)的信號(hào)成分,把這種處理的過(guò)程稱為濾波。而

8、能實(shí)現(xiàn)濾波處理的運(yùn)算電路或設(shè)備就稱為濾波器。數(shù)字濾波器是完成信號(hào)濾波處理功能的,用有限精度算法實(shí)現(xiàn)的離散時(shí)間線性非時(shí)變系統(tǒng),其輸入是一組數(shù)字量,其輸出是經(jīng)過(guò)變換的另一組數(shù)字量。數(shù)字濾波器具有穩(wěn)定性高、精度高、靈活性大等突出優(yōu)點(diǎn)。隨著數(shù)字技術(shù)的發(fā)展,用數(shù)字技術(shù)設(shè)計(jì)濾波器的功能越來(lái)越受到人們的注意和廣泛的應(yīng)用。FPGA 有著規(guī)整的內(nèi)部邏輯塊陣列和豐富的連線資源,特別適合細(xì)精度和高并行度結(jié)構(gòu)特點(diǎn)的數(shù)字信號(hào)處理任務(wù),如FIR、FFT 等。本文詳細(xì)討論利用FPGA 實(shí)現(xiàn)FIR 濾波器的設(shè)計(jì)過(guò)程,并且對(duì)設(shè)計(jì)中的關(guān)鍵技術(shù)分布式算法進(jìn)行詳細(xì)描述。設(shè)FIR濾波器的單位沖擊響應(yīng)h(n為一個(gè)N點(diǎn)序列,n在0,N-1

9、內(nèi),則濾波器的系統(tǒng)差分方程表達(dá)式為, 圖1為FIR數(shù)字濾波器的橫截型結(jié)構(gòu): 圖2 線性相位結(jié)構(gòu)(M為偶數(shù) 在圖像處理、自適應(yīng)處理、數(shù)據(jù)傳輸?shù)冗^(guò)程中往往要求系統(tǒng)具線性相位,FIR濾波器完全可以做到這一點(diǎn)。如果FIR濾波器的單位沖擊響應(yīng)h(n關(guān)于n=(N-1 /2對(duì)稱,即h(n=h(N-1,則這種濾波器具有嚴(yán)格的線性相位。當(dāng)N為偶數(shù)時(shí),圖1可簡(jiǎn)化成圖2的形式。比較兩圖發(fā)現(xiàn),對(duì)稱結(jié)構(gòu)與橫截型結(jié)構(gòu)相比,所用的加法器總數(shù)是一樣的,但對(duì)稱結(jié)構(gòu)所用的乘法器的數(shù)量?jī)H為橫截型結(jié)構(gòu)的一半。因此在硬件描述語(yǔ)言的編程中若采用對(duì)稱結(jié)構(gòu)會(huì)節(jié)省硬件資源,提高系統(tǒng)速度。3. CSD編碼技術(shù)CSD(Canonic Signed

10、 Digit編碼是一種用-1,0,1來(lái)表示數(shù)的三元數(shù)值編碼系統(tǒng),是具有最少非零元素的一種表示法,用CSD編碼表示數(shù)字的形式具有唯一性。在2C編碼中非零元素出現(xiàn)的概率為50%,而在CSD編碼中非零元素出現(xiàn)的概率為P=,當(dāng)N很大時(shí),P趨向于33%。一般在硬件中乘法是用移位實(shí)現(xiàn)的,乘以2相當(dāng)于左移一位,乘以2n相當(dāng)于左移n位,乘以2n 的組合就相當(dāng)于把每次移位后的結(jié)果相加。對(duì)濾波器的輸出做如下變換: 由上式可以看出,如果用CSD編碼取代傳統(tǒng)的2C編碼,能有效地減少hn的非零分量個(gè)數(shù),從而降低乘法器中加法單元與減法單元的數(shù)目,精簡(jiǎn)硬件資源利用,在大規(guī)模MAC和高速濾波器中效果更加明顯。以乘法運(yùn)算y=1

11、5x為例,用2C編碼實(shí)現(xiàn)乘法器時(shí),需要四個(gè)加法器,而用CSD編碼時(shí),僅需兩個(gè)加法器。如圖3、圖4所示: 在實(shí)際硬件電路中可以采用如下原則生成最佳CSD編碼:(1從最低有效位開(kāi)始,用10.01取代所有大于2的1序列,并用1101取代1011;(2從最高有效位開(kāi)始,用011代替101。4. 流水線技術(shù)流水線(Pipelining技術(shù)源于工業(yè)生產(chǎn)上的流水作業(yè)方式,用于EDA中是將操作分解成若干個(gè)可以順序執(zhí)行又相互獨(dú)立的子操作,每個(gè)子操作用小規(guī)模的電路結(jié)構(gòu)實(shí)現(xiàn),可以在較高頻率的時(shí)鐘信號(hào)下完成每一級(jí)子操作的功能并在下一個(gè)時(shí)鐘信號(hào)出現(xiàn)時(shí)將本級(jí)子操作的輸出鎖存到下一級(jí)子操作的輸入,直到最后一級(jí)輸出?，F(xiàn)以兩級(jí)

12、流水線為例說(shuō)明流水線技術(shù)的優(yōu)點(diǎn)。設(shè)未采用流水線時(shí)操作的延時(shí)為2T,現(xiàn)把它分解為兩個(gè)相等延時(shí)為T(mén)的子操作,如圖5所示。不使用流水線時(shí)需要在間隔2T 后才能有下一輸入,而使用流水線在間隔T之后就能有下一個(gè)輸入,這樣資源被優(yōu)化利用,系統(tǒng)運(yùn)行速度上限明顯提高。應(yīng)用流水線技術(shù)是以投入更多的寄存器為代價(jià)的。5. 濾波器設(shè)計(jì)總體設(shè)計(jì)思路基于抽取濾波器的工作原理,本文采用FLEX10K 實(shí)現(xiàn)了一個(gè)具有線性相位的16 階FIR抽取濾波器,利用原理圖和VHDL 共同完成源文件設(shè)計(jì)。1.FIR 濾波器的設(shè)計(jì)指標(biāo)采樣頻率:5KHz截止頻率:2KHz類(lèi)型:低通輸入數(shù)據(jù)寬度: 8 位階數(shù): 16 階系數(shù)數(shù)據(jù)寬度: 8 位

13、2.參數(shù)提取使用MATLAB6.1 軟件中Filter Design Toolbox 工具箱中的FDA Tool,選擇低通濾波器,Kaiser 窗設(shè)計(jì)方法,Fs=5KHz,Fc=2KHz,階數(shù)為16 位,線性相位。根據(jù)數(shù)字系統(tǒng)輸出與輸入的關(guān)系,并根據(jù)模塊化的設(shè)計(jì)思想,把系統(tǒng)分為六個(gè)模塊,包括控制模塊,數(shù)據(jù)寄存模塊,加法模塊,計(jì)數(shù)模塊,數(shù)據(jù)選擇模塊以及乘加模塊。其核心部分是控制模塊,通過(guò)對(duì)控制模塊編程,分別在相應(yīng)的周期內(nèi)實(shí)現(xiàn)A/D 讀入,轉(zhuǎn)換以及數(shù)據(jù)的讀出,再經(jīng)數(shù)據(jù)寄存器來(lái)儲(chǔ)存數(shù)據(jù),經(jīng)加法模塊后來(lái)實(shí)現(xiàn)系數(shù)相同的兩個(gè)采樣值相加,以節(jié)省儲(chǔ)存空間。加完后的采樣值通過(guò)計(jì)數(shù)部分的地址選擇信號(hào)與乘加部分隨機(jī)

14、儲(chǔ)存器部分的對(duì)應(yīng)系數(shù)相乘后輸出,乘加模塊里包括有反饋環(huán)節(jié)以實(shí)現(xiàn)與前面乘加的結(jié)果進(jìn)行累加,待完成8 次累加后,把數(shù)據(jù)送到輸出端并再送往D/A 轉(zhuǎn)換器,這時(shí)實(shí)現(xiàn)了把數(shù)字信號(hào)轉(zhuǎn)化成模擬信號(hào)的工作。然后把輸出接到示波器上,在輸入端通過(guò)高頻信號(hào)發(fā)生器輸入一個(gè)模擬信號(hào),如果信號(hào)的最高頻率小于濾波器的截止頻率,則示波器上顯示信號(hào)能順利通過(guò),反之若信號(hào)的最高頻率大于截止頻率,則不能通過(guò)。編程時(shí)考慮到應(yīng)用模塊化的設(shè)計(jì)思想,對(duì)各個(gè)模塊分別進(jìn)行編譯仿真調(diào)試,保正每個(gè)部分的功能實(shí)現(xiàn)后再進(jìn)行綜合,這樣有利于實(shí)現(xiàn)程序的最優(yōu)化設(shè)計(jì),如果有哪一部分出了問(wèn)題可以單獨(dú)進(jìn)行修改仿真調(diào)試,避免了大規(guī)模設(shè)計(jì)中從頭開(kāi)始查找的繁瑣問(wèn)題。(

15、一濾波器系數(shù)的導(dǎo)出使用MATLAB中的FDATool,用窗函數(shù)法設(shè)計(jì)一16階FIR低通濾波器。設(shè)計(jì)中采用kaiser窗,采樣率為5MHz,截止頻率為1.5MHz。導(dǎo)出的濾波器系數(shù)是用浮點(diǎn)數(shù)表示的,為了VHDL編程的方便采用縮放法轉(zhuǎn)換為9bit的定點(diǎn)數(shù),再進(jìn)行量化后得到系數(shù)如下表所示: (二VHDL語(yǔ)言編程在使用定點(diǎn)數(shù)設(shè)計(jì)濾波器時(shí)要注意保護(hù)系統(tǒng)不能動(dòng)態(tài)溢出,第L階FIR的動(dòng)態(tài)范圍級(jí)數(shù),總位寬就是輸入位寬與級(jí)數(shù)G之和。在本設(shè)計(jì)中G<9,輸入數(shù)據(jù)為8位,所以內(nèi)部寄存器r不能低于17位,才能保證不溢出。設(shè)計(jì)中使用對(duì)稱結(jié)構(gòu),采用CSD編碼和流水線技術(shù),VHDL主要程序如下:t0<=r(0+r(15;t1<=r(1+r(14;t7<=r(7+r(8;t8<=8*t0+2*t0;t15<=128*t7+4*t7;y<=t8+t9+t10+t11+t12+t13+t14+t15;綜合成功后進(jìn)行仿真。輸入脈沖10后,仿真結(jié)果如圖6所示: 經(jīng)計(jì)算驗(yàn)證,設(shè)計(jì)的濾波器符合要求。將不同的技術(shù)運(yùn)用到FPGA設(shè)計(jì)中會(huì)對(duì)系統(tǒng)的吞吐量產(chǎn)生不同的影響,下表是將程序下載到Altera公司的EPF10K20RC240-4芯片上的具體情況: 由上表可以看出,采用CSD編碼代替?zhèn)鹘y(tǒng)的2C編碼能有效的節(jié)省硬件資源。采用流水線原則會(huì)增大系統(tǒng)規(guī)模,但是系統(tǒng)的速度