EDA實驗指導(dǎo)書-

1、目錄第一部分實驗開發(fā)系統(tǒng)概述及使用說明 (1第一章EDA實驗系統(tǒng) (1第二章EDA/SOPC實驗系統(tǒng) (7第二部分實驗部分 (10實驗一EDA工具基本操作與應(yīng)用 (10實驗二計數(shù)器設(shè)計 (24實驗三串入/并出移位寄存器實現(xiàn) (26實驗四四人搶答器設(shè)計 (28實驗五序列檢測器設(shè)計 (29實驗六DDS信號源的設(shè)計 (30實驗七交通燈控制器設(shè)計 (31實驗八數(shù)字鐘設(shè)計 (32實驗九出租車計費器設(shè)計 (33實驗十頻率計的實現(xiàn) (34附錄FPGA接口對照表 (35第一部分實驗開發(fā)系統(tǒng)概述及使用說明第一章EDA實驗系統(tǒng)一、實驗系統(tǒng)概述此系列實驗系統(tǒng)針對數(shù)字電路設(shè)計CPLD/FPGA及模擬電路設(shè)計技術(shù)有一總

2、體上的概念。其中II、III型均為數(shù)字電路設(shè)計實驗開發(fā)系統(tǒng),IV、V型為數(shù)、?；旌峡删幊唐骷嶒為_發(fā)系統(tǒng)。這些系列設(shè)備都能不同程度地滿足高校的現(xiàn)代電子技術(shù)EDA教學(xué)和數(shù)字電路及其它相關(guān)實驗課程的要求。由于可編程器件的設(shè)計靈活性,其系統(tǒng)更能滿足高校的相關(guān)課程設(shè)計,畢業(yè)設(shè)計及大學(xué)生電子設(shè)計競賽等。對于程度較高的同學(xué),本系統(tǒng)極其豐富的功能單元和可搭接的靈活性,使他們完全能夠做出超出大綱要求的具有復(fù)雜性和創(chuàng)造性的綜合實驗。同時該系統(tǒng)也是從事教學(xué)及科研的廣大教師和電子工程師的理想開發(fā)工具。希望讀者能從中得到裨益,并提出寶貴的改進(jìn)意見。二、配套軟件Max+plus II 10.0基礎(chǔ)版(商業(yè)版見報價單及相

3、關(guān)資料說明1.運行環(huán)境Win95/982.層次化設(shè)計支持3.原理圖輸入支持4.文本輸入支持5.AHDL輸入支持6.VHDL輸入支持7.原理圖設(shè)計宏庫基本庫8.仿真和時序分析支持9.邏輯綜合支持10. 硬件編程/下載支持11.支持芯片Max7000全系列(如7000A、7000B、7000E、7000S等和Max9000系列等Flex6000、8000、10K(如10K系列的10K10、20、30、50、10K100等、10KE系列等三、系統(tǒng)硬件組成(一IV型實驗箱結(jié)構(gòu)組成:1.CPLD/FPGA適配器板:標(biāo)準(zhǔn)配置是本公司的EPF10k10或MAX7128接口板。主要負(fù)責(zé)整個系統(tǒng)與不同公司不同類

4、型的芯片實現(xiàn)通訊,下載接口是數(shù)字芯片的下載接口(DIGITAL JTAG,主要用于CPLD/FPGA芯片的數(shù)據(jù)下載。該適配器板目前我公司提供有Altera、Lattice、Xilinx公司的不同門數(shù)的芯片。也可根據(jù)客戶需求專門訂做。2.掃描驅(qū)動類接口:18位八段數(shù)碼管顯示輸出系統(tǒng)的顯示采用8位8段共陰極數(shù)碼管(高電平有效,所對應(yīng)的接口序號為: 8位段驅(qū)動接口:a、b、c、d、e、f、g、Dp;8位位驅(qū)動采用3-8譯碼產(chǎn)生,對應(yīng)的接口為:SEL0SEL2,懸空為高電平,其具體的對應(yīng)關(guān)系如下表所示:LED數(shù)碼管顯示接口及對應(yīng)的顯示狀態(tài)1 24×8鍵盤輸入本矩陣鍵盤為4×8鍵盤,

5、其接口電路原理圖如圖Y-5所示,I/O口分別為KIN0、KIN1、KIN2、KIN3、SEL0、SEL1、SEL2,其中SEL0、SEL1、SEL2位于16×16點陣區(qū)。316×16位發(fā)光二極管(LED點陣E2PROM(2864,用來保存字符數(shù)據(jù)信息,接口序號為:數(shù)據(jù)線:D0D7;地址線:A0A11;片選線:/CE;讀有效信號線:/OE;寫有效信號線:/WE。16×16點陣顯示,各驅(qū)動接口為:第一行到第十六行對應(yīng)的為L0L15,第一列到第十六列驅(qū)動采用3-8譯碼,對應(yīng)的接口為SEL0SEL3。具體對應(yīng)關(guān)系見下表: 3.通用數(shù)字式接口118個按鍵開關(guān)。218個撥碼開

6、關(guān)。2312紅、黃、綠發(fā)光二極管按交通燈形式排列。48位直線排列LED等。4.模擬器件及接口1揚聲器(高電平TTL驅(qū)動。2AD558數(shù)/模轉(zhuǎn)換(8位,05V電壓輸出。有兩種輸出方式。第一種,將短路子接在左側(cè)的兩個銅柱上,D/A轉(zhuǎn)換輸出到D/A OUT區(qū)域的6個孔輸出;第二種,將短路子接在右側(cè)的兩個銅柱上,D/A轉(zhuǎn)換輸出接到LM358的同相輸入端。3LM358單電源二運放。與AD558配合,將AD558的輸出接到LM358的同相輸入端,作為他的同相輸入信號;在LM358的右上腳,有TEST I N模塊,他的信號可作為LM358的反相輸入端。5.模擬信號源模塊模塊中第一排端口為輸入口,第二排端口為

7、輸出口,分別說明如下:Diff IN:需差分轉(zhuǎn)換信號輸入口;Mux IN1:需疊加信號1輸入口;Mux IN2:需疊加信號2輸入口;Diff OUT+:差分信號正極性輸出端口,為Diff IN差分后的信號;Diff OUT-:差分信號負(fù)極性輸出端口,為Diff IN差分后的信號;Mux OUT:疊加信號輸出端口,為Mux IN1與Mux IN2相加后的信號;SIN_OUT 312KHz:正弦信號312KH Z輸出端口;6.支持模擬可編程器件支持Lattice公司的Pac10、20、80芯片組,并增添了單片機(jī)和一些信號源。本系統(tǒng)適合做數(shù)摸混合電路實驗及單片機(jī)和可編程器件系統(tǒng)實驗,還可方便的擴(kuò)展部

8、分接口實驗等。7.其它:1E2 PROM 28642連線若干。3雙時鐘源(從4MHZ1HZ。4可變電阻器,產(chǎn)生可變的模擬電壓量(05V。5支持JTAG方式的下載編程接口。6可擴(kuò)展單元(類似面包板。EDA-IV實驗箱結(jié)構(gòu)框圖如下: 圖1 EDA-IV型實驗箱結(jié)構(gòu)框圖3 圖2 EDA-IV型實驗箱結(jié)構(gòu)圖1、單片機(jī)接口模塊本單片機(jī)為開放性設(shè)計,可自由下載程序,對整個系統(tǒng)無任何影響?？梢詫崿F(xiàn)CPLD/FPGA 與單片機(jī)的接口實驗,以及高級的FPGA開發(fā),其對應(yīng)的接口為:P0口:D0D7;P1口:P10P17;P2口:P20P27;復(fù)位信號輸出:RESETP3口分別對應(yīng)為:/RD、/WR、RXD、TXD

9、、T0、T1、INT0、INT1其他接口為:ALE、PSENRESET復(fù)位端口提供一高電平脈沖。2、可調(diào)數(shù)字信號源時鐘信號源可產(chǎn)生從1.2Hz20MHz之間的任意頻率。該電路采用全數(shù)字化設(shè)計,提供的最高方波頻率為20MHz,最低頻率為1.2Hz,并且頻率可以在這個范圍辦內(nèi)隨意組合變化。整個信號源共有六個輸出口(CLK0CLK5,每個輸出口輸出的頻率各不相同,通過JP1JP11這11組跳線來完成設(shè)置的,其中:CLK0輸出口的頻率通過JP7(CLK0來設(shè)置的,這樣輸出的時鐘頻率種類為20MHz、10MHz、5MHz、2.5MHz、1.25MHz;CLK1輸出口的頻率通過JP1(F_SEL1及JP8

10、(CLK1來設(shè)置,輸出頻率對應(yīng)的關(guān)系為:F CLK1=20MHz×F_SEL1×CLK1CLK2輸出口的頻率通過JP1(F_SEL1、JP2(F_SEL2及JP9(CLK2來設(shè)置,輸出頻率對應(yīng)的關(guān)系為:F CLK2=20MHz×F_SEL1×F_SEL2×CLK2CLK3輸出口的頻率通過JP1(F_SEL1、JP2(F_SEL2、JP3(F_SEL3及JP10(CLK3來設(shè)置,輸出頻率對應(yīng)的關(guān)系為:F CLK3=20MHz×F_SEL1×F_SEL2×F_SEL3×CLK3CLK4輸出口的頻率通過JP1(

11、F_SEL1、JP2(F_SEL2、JP3(F_SEL3、JP4(F_SEL4及JP11(CLK4來設(shè)置,輸出頻率對應(yīng)的關(guān)系為:F CLK4=20MHz×F_SEL1×F_SEL2×F_SEL3×F_SEL4×CLK4CLK5輸出口的頻率通過JP1(F_SEL1、JP2(F_SEL2、JP3(F_SEL3、JP4(F_SEL4、JP5(F_SEL5及JP6(CLK5來設(shè)置,輸出頻率對應(yīng)的關(guān)系為:F CLK5=20MHz×F_SEL1×F_SEL2×F_SEL3×F_SEL4×F_SEL4

12、5;CLK54比如要得到1.2Hz的信號,短路子的設(shè)置如下:JP1 F_SEL1:1/16JP2 F_SEL2:1/16JP3 F_SEL3:1/16JP4 F_SEL4:1/16JP5 F_SEL5:1/16JP6 F_SEL6:1/16JP7 CLK0: 1.25M信號輸出CLK5。四、CPLD/FPGA可編程器件的設(shè)計過程可編程器件的設(shè)計過程與單片機(jī)開發(fā)的過程類似,同樣包括程序的編輯、編譯適配、仿真調(diào)試及下載實現(xiàn)的幾個部分,具體流程如下圖所示。 五、硬件安裝及使用說明本實驗開發(fā)系統(tǒng)在出廠時均已按用戶要求配備好了相關(guān)的主芯片適配器、編程電纜、實驗指導(dǎo)書、連接導(dǎo)線及相關(guān)軟件。II、III、I

13、V型實驗箱均自帶開關(guān)電源,用戶只需接入220V電源即可。本實驗裝置無需用戶添加其它設(shè)備,僅需與計算機(jī)連接便可進(jìn)行所有實驗。硬件安裝及使用中需要注意的幾個步驟如下:1、打開實驗箱,檢查并核實設(shè)備完好及附件齊全;2、檢查下載編程電纜標(biāo)識:不同公司的編程電纜是不同的,如Altera公司的編程電纜出廠時標(biāo)有Altera字樣、Lattice公司的的電纜有兩種:一種是數(shù)字器件編程電纜,標(biāo)有Lattice字樣;另一種是模擬芯片編程電纜,其上標(biāo)有PAC字樣,其它廠家類似。使用時一定要注意編程電纜不能混用,否則程序不能正確下載。同一廠家的CPLD/FPGA芯片的下載電纜是一樣的。3、安裝下載編程電纜:確保欲安裝

14、的下載電纜與當(dāng)前實驗箱上適配器芯片相一致,然后將其25針的接插頭連接到計算機(jī)的并行口上,另一端連接到實驗箱的JTAG編程座上,并確保電纜兩斷接觸良好。注意,IV型實驗箱上有兩個編程接口,一個是數(shù)字編程接口,標(biāo)有DIGITAL字樣、一個是模擬芯片編程接口,標(biāo)有ANALOG字樣,注意不要接錯。I、II、III型實驗箱均只有一個數(shù)字芯片編程接口,位于實驗箱的左上角。4、開啟實驗箱電源,電源指示燈亮。本電源為5V開關(guān)電源,有短路及自恢復(fù)等功能。如電源指示燈不亮,請檢查是否已接入220V電源或由其它原因所致。5、硬件安裝結(jié)束,并打開實驗箱電源,此時便可進(jìn)行軟件編程下載。程序正常下載時5其編程接口旁邊的狀

15、態(tài)指示燈處于閃爍狀態(tài),如不能正確下載請檢查是硬件問題還是軟件設(shè)置問題?如不能最終排除故障請急時與我們聯(lián)系。6、實驗時嚴(yán)禁帶電接插,以防損壞電路芯片。如有異常要急時切斷電源并排除故障。6第二章EDA/SOPC實驗系統(tǒng)EDA/SOPC實驗系統(tǒng)是集EDA和SOPC開發(fā)為一體的綜合性實驗系統(tǒng),它不僅可以獨立完成幾乎所有的EDA設(shè)計,也可以完成大多數(shù)的SOPC系統(tǒng)。采用Altera公司的Cyclone系列的12萬門FPGA為核心,整個系統(tǒng)采用模塊化設(shè)計,各個模塊之間可以自由組合,使得該實驗系統(tǒng)的靈活性大大提高。同時實驗系統(tǒng)還提供了豐富的接口模塊,供人面機(jī)交互,從而大大增加了實驗開發(fā)者的樂趣,滿足了普通高

16、等院校、科研人員等的需求。開發(fā)工程師可以使用VHDL語言、Verilog HDL語言、原理圖輸入等多種方式,利用Altera公司提供的QuartusII及Nios軟件進(jìn)行編譯,下載,并通過EDA/SOPC實驗系統(tǒng)進(jìn)行結(jié)果驗證。實驗系統(tǒng)提供多種人機(jī)交互方式,如鍵盤陣、按鍵、撥檔開關(guān)輸入;七段數(shù)碼管、大屏幕圖形點陣LCD顯示;串口通信;VGA接口、PS2接口、USB接口、Ethernet接口等,利用Altera公司提供的一些IP資源和Nios32位處理器,用戶可以在該實驗系統(tǒng)上完成不同的SOPC設(shè)計。EDA/SOPC實驗系統(tǒng)提供的資源有:Altera公司的EP1C6Q240C8,12萬門級FPGA

17、,另外可以選配更高資源的FPGA。FPGA配置芯片采用可在線編程的EPC2,通過JTAG口和簡單的跳線即可完成設(shè)計的固化。1個數(shù)字時鐘源,提供48MHZ、12MHZ、1MHZ、100KHZ、10KHZ、1KHZ、100HZ、10HZ、2HZ和1HZ等多個時鐘。1個模擬信號源,提供頻率和幅度可調(diào)的正弦波、三角波和方波。兩個串行接口,一個用于SOPC開發(fā)時的調(diào)試,另一個可以完成其它的通信。1個VGA接口。1個PS2接口,可以接鍵盤或鼠標(biāo)。1個USB接口,利用PDIUSBD12芯片實現(xiàn)USB協(xié)議轉(zhuǎn)換。1個Ethernet接口,利用RTL8019芯片實現(xiàn)TCP/IP協(xié)議轉(zhuǎn)換?；赟PI接口的音頻COD

18、EC模塊。1個輸入、輸出探測模塊,供數(shù)字信號的觀察。16個LED顯示。8個撥檔開關(guān)輸入。8個按鍵輸入。1個4×4鍵盤陣列。8個七段管顯示。1個揚聲器模塊。1個交通燈模塊。1個直流電機(jī)模塊。1個高速AD和1個高速DA。240×128大屏幕圖形點陣LCD顯示。存儲器模塊提供256K×32Bit的SRAM和2M×8Bit的FLASH ROM。下面就部分模塊作簡要介紹。FPGA模塊FPGA采用Altera公司的Cyclone系列的EP1C6Q240C8,該芯片采用240腳的PQFP 封裝,提供185個IO接口。該芯片擁有5980個Les;20個M4K RAM B

19、lock;總共可以提7供92160Bit的RAM;另外芯片內(nèi)部還自帶有2個鎖相環(huán),可以在高速運行的時候保證系統(tǒng)時鐘信號的穩(wěn)定性。FPGA與實驗箱上提供的各個模塊都已經(jīng)連接好,這樣就避免了實驗過程中繁瑣的連線以及由于連線造成的不穩(wěn)定的后果。配置模塊配置芯片采用要在線多次編程的EPC2,該芯片通過JTAG下載,即可完成FPGA設(shè)計的固化。這樣就避免了用戶需要多條電纜或者需要編程器才能完成固化的任務(wù),同時也方便了用戶只需一條電纜即可完成FPGA的配置和EPC2的編程。時鐘模塊時鐘的產(chǎn)生由有源晶振產(chǎn)生48MHZ的時鐘信號,再由CPLD分頻完成多種時鐘信號的產(chǎn)生。時鐘信號已經(jīng)在系統(tǒng)板上連接到FPGA的全

20、局時鐘引腳,只需要通過時鐘模塊的簡單跳線,即可完成FPGA時鐘頻率的選擇。USB模塊USB模塊采用Philips公司的PDIUSBD12芯片,它通常用作微控制器系統(tǒng)中實現(xiàn)與微控制器進(jìn)行通信的高速通用串行接口,它還支持本地的DMA傳輸。PDIUSBD12完全符合USB1.1版的規(guī)范,它還符合大多數(shù)器件的分類規(guī)格:成像類、海量存儲器件、通信器件、打印設(shè)備以及人面接口設(shè)備。另外,該芯片還集成了許多特性,包括SoftConnet TM、GoodLink、可編程時鐘輸出、低頻晶振和終止寄存器集合,所有這些特性都為系統(tǒng)顯著的節(jié)約了成本,同時使USB功能在外設(shè)上的應(yīng)用變得容易。存儲器模塊實驗系統(tǒng)上提供了25

21、6K×32Bit的SRAM和2M×8Bit的FLASH ROM,其中SRAM主要是為了在開發(fā)SOPC時存放可執(zhí)行代碼和程序中用到的變量,而FLASH則是用來固化調(diào)試好的SOPC代碼等。SRAM選用兩片ISSI公司的IS61LV25616(256K×16Bit進(jìn)行數(shù)據(jù)線并聯(lián)從而擴(kuò)展為256K×32Bit的存儲區(qū);FLASH ROM采用AMD公司的AM29LV017D,其容量為2Mbyte。Ethernet模塊Ethernet模塊采用的TCP/IP轉(zhuǎn)換芯片為RTL8019AS芯片,該芯片是一款高集成度、全雙工以太網(wǎng)控制器,內(nèi)部集成了三級省電模式,由于其便捷的

22、接口方式,所以成了多數(shù)系統(tǒng)設(shè)計者的首選。RTL8019AS支持即插即用標(biāo)準(zhǔn),可以自動檢測設(shè)備的接入,完全兼容EthernetII以及IEEE802.310BASE5、10BASE2、10BASET等標(biāo)準(zhǔn),同時針對10BASET還支持自動極性修正的功能,另外該芯片還有很多其他功能。高速AD/高速DA本實驗系統(tǒng)中采用的高速AD為TLC5510,TLC5510是一個8位高速AD,其最高轉(zhuǎn)換速率可到20MSPS,單5V供電,被廣泛應(yīng)用于數(shù)字電視、醫(yī)療圖像、視頻會議等高速數(shù)據(jù)轉(zhuǎn)換領(lǐng)域。高速DA采用TLC5602,該芯片也是一個8位高速AD,其最高轉(zhuǎn)換速率可到33M,足以滿足一般數(shù)據(jù)處理的場合。240&#

23、215;128圖形點陣LCD240×128圖形點陣LCD可以用來顯示圖形、曲線、文本、字符等等,顯示模塊內(nèi)嵌有T6963C控制器,在該LCD顯示模塊上已經(jīng)實現(xiàn)了行列驅(qū)動器及顯示緩沖區(qū)RAM的接口,同8時也硬件設(shè)置了液晶的結(jié)構(gòu):單屏顯示、80系列的8位微處理器接口、顯示屏長度為30個字符、寬度為16個字符等。9第二部分實驗部分實驗一EDA工具基本操作與應(yīng)用說明:本書將以實驗一為例詳細(xì)介紹altera公司max+plusII及QUARTUSII軟件的基本應(yīng)用,其它實驗將不再贅述。讀者在通過本實驗后將對max+plusII軟件及CPLD/FPGA的設(shè)計與應(yīng)用有一個比較完整的概念和思路。此書

24、因篇幅有限,僅僅介紹了max+plusII及QUARTUSII 軟件的最基本、最常用的一些基本功能,相信讀者在熟練使用本軟件以后,你定會發(fā)現(xiàn)該軟件還有好多非常方便、快捷、靈活的設(shè)計技巧與開發(fā)功能。一、實驗?zāi)康?、通過一個簡單的D觸發(fā)器的設(shè)計,讓學(xué)生掌握MAXPLUS及QUARTUSII設(shè)計工具進(jìn)行電子設(shè)計的基本流程。2、初步了解可編程器件設(shè)計的全過程。二、主要儀器設(shè)備EDA實驗系統(tǒng)一臺,EDA/SOPC實驗系統(tǒng)一臺三、實驗步驟(一MaxplusII軟件的基本操作與應(yīng)用1、設(shè)計輸入(1軟件的啟動:進(jìn)入Altera軟件包,打開MAX+plus II 10.0軟件,如圖1-1所示。 圖1-1(2啟動

25、File New菜單,彈出設(shè)計輸入選擇窗口,如下圖1-2所示: 圖1-2(3選擇Text Editor file,單擊ok按鈕,打開文本編輯器,進(jìn)入文本設(shè)計輸入電路編輯狀態(tài),并輸入D觸發(fā)器VHDL程序代碼,如下圖1-3所示: 圖1-32、電路的編譯與適配(1選擇芯片型號選擇當(dāng)前項目文件欲設(shè)計實現(xiàn)的實際芯片進(jìn)行編譯適配,點擊AssignDevice菜單選擇芯片,如下圖1-4對話筐所示。如果此時不選擇適配芯片的話,該軟件將自動把所有適合本電路的芯片一一進(jìn)行編譯適配,這將耗費你許多時間。該例程中我們選用CPLD芯片來實現(xiàn),如用7000S系列的EPM7128SLC84-15芯片;同樣也可以用FPGA芯

26、片來實現(xiàn),你只需在下面的對話窗口中指出具體的芯片型號即可。 圖1-4(2編譯適配啟動MAX+plus II Compiler菜單,按Start開始編譯,并顯示編譯結(jié)果,生成下載文件。如果編譯時選擇的芯片是CPLD,則生成* pof文件;如果是FPGA芯片的話,則生成* sof文件,以備硬件下載編程時調(diào)用。同時生成* rpt報告文件,可詳細(xì)查看編譯結(jié)果。如有錯誤待修改后再進(jìn)行編譯適配,如下圖1-5所示。注意,此時在主菜單欄里的Processing 菜單下有許多編譯時的選項,視實際情況選擇設(shè)置。 圖1-5如果說你設(shè)計的電路順利地通過了編譯,在電路不復(fù)雜的情況下,就可以對芯片進(jìn)行編程下載,直到設(shè)計的

27、硬件實現(xiàn),至此你已經(jīng)完成了一個EDA的設(shè)計與實現(xiàn)的整個過程。如果你的電路有足夠的復(fù)雜,那么其仿真就顯得非常必要。3、電路仿真與時序分析MaxplusII教學(xué)版軟件支持電路的功能仿真(或稱前仿真和時序分析(或稱后仿真。眾所周知,開發(fā)人員在進(jìn)行電路設(shè)計時,非常希望有比較先進(jìn)的高效的仿真工具出現(xiàn),這將為你的設(shè)計過程節(jié)約很多時間和成本。由于EDA工具的出現(xiàn),和它所提供的強(qiáng)大的(在線仿真功能迅速地得到了電子工程設(shè)計人員的青睞。(1啟動M axplusIIW avefrom editor菜單,進(jìn)入波形編輯窗口,如下圖1-6所示。 (2將鼠標(biāo)移至空白處并單擊右鍵,出現(xiàn)如下圖1-7所示對話窗口。 (3選擇E

28、nter nodes from snf選項并按左鍵確認(rèn),出現(xiàn)下圖1-8所示對話筐, 單擊和按鈕,選擇欲仿真的I/O管腳。 圖1-8(4單擊OK按鈕,列出仿真電路的輸入、輸出管腳圖,如下圖1-9所示。在本電路中,D觸發(fā)器的輸出為灰色,表示未仿真前其輸出是未知的。 圖1-9(5準(zhǔn)備為電路輸入端口添加激勵波形,如下圖1-10所示。 圖1-10(6選擇仿真時間:視電路實際要求確定仿真時間長短,如下圖1-11所示。在本實驗中,我們選擇軟件的默認(rèn)時間10us。 圖1-11(7保存激勵信號編輯結(jié)果:使用FileSave或關(guān)閉當(dāng)前波形編輯窗口時均出現(xiàn)下圖1-12對話筐,注意此時的文件名稱不要隨意改動,單擊OK

29、按鈕保存激勵信號波形。 圖1-12(8打開MaxplusIISimulator菜單,彈出其對話窗口,如下圖1-13所示。 圖1-13(9確定仿真時間,End Time 為“1”的整數(shù)倍。單擊Start開始仿真,如有出錯報告,請查找原因,一般是激勵信號添加有誤。本電路仿真結(jié)果報告中無錯誤、無警告,如下圖1-14所示。 (10觀察電路仿真結(jié)果,請單擊激勵輸出波形文件圖標(biāo),如下圖1-15所示。 (11從上圖可見,我們所設(shè)計的D觸發(fā)器順利地通過了仿真,設(shè)計完全正確。4、管腳的重新分配與定位啟動MAX+plus II Floorplan Editor菜單命令,(或按快捷圖標(biāo)出現(xiàn)如圖1-16所示的芯片管腳

30、自動分配畫面(讀者可在芯片的空白處試著雙擊鼠標(biāo)左鍵,你能發(fā)現(xiàn)這樣操作可在芯片和芯片內(nèi)部之間進(jìn)行切換,可觀察芯片內(nèi)部的邏輯塊等。 圖1-16Floorplan Editor顯示的是該設(shè)計項目的管腳分配圖。這是由軟件自動分配的。用戶可隨意改變管腳分配,以方便與你的外設(shè)電路進(jìn)行匹配。管腳編輯過程如下:1、按下窗口左邊的手動分配圖標(biāo),所有管腳將會出現(xiàn)在窗口。2、用鼠標(biāo)按住某輸入/輸出端口,并拖到下面芯片的某一管腳上,松開鼠標(biāo)左鍵,便可完成一個管腳的重新分配(讀者可試著在管腳之間相互拖拽,你會覺得非常方便。注意:芯片上有一些特定功能的管腳,進(jìn)行管腳編輯時一定要注意。另外,在芯片器件選擇中,如果選的是Au

31、to,則不允許對管腳進(jìn)行再分配。當(dāng)你對管腳進(jìn)行調(diào)二次整以后,一定要再編譯一次,否則程序下載以后,其管腳功能還是為當(dāng)初的自動分配狀態(tài)。5、器件的下載編程與硬件實現(xiàn)(1啟動MAX+plus II Programmer菜單,請你填寫硬件類型,請選擇“byte blaster”并按下OK確認(rèn)即可。(2選擇完下載文件以后,單擊OK確定,出現(xiàn)下圖1-17的下載編程界面。 圖1-17(3單擊Program按鈕,進(jìn)行下載編程(如是FPGA芯片,請點擊Configure,如不能正確下載,請點擊Detect jtag chain info按鈕進(jìn)行JTAG測試,查找原因,直至完成下載,最后按OK退出。至此,你已經(jīng)完

32、成了可編程器件的從設(shè)計到下載實現(xiàn)的整個過程。(4結(jié)合電路功能,觀察設(shè)計實現(xiàn)的正確結(jié)果。(二QUARTUSII軟件的基本操作與應(yīng)用1、運行QUARTUSII軟件。2、選擇File/New Project Wizard,新建一個工程,并點擊Next。 圖1-183、指定工作目錄及工程頂層設(shè)計實體名稱,如圖1-18所示,并點擊2次Next。4、選擇FPGA器件,如圖1-19所示,并點擊Finish,工程文件建立結(jié)束。 圖1-195、點擊File/New,新建一個VHDL文件,如圖1-20所示。 6、點擊Ok,并保存,無需任何修改,點擊Ok即可。7、按昭自己的想法在新建的VHDL文件中編寫VHDL程序

33、,如D觸發(fā)器程序代碼,如圖1-21所示。 圖1-218、代碼書寫結(jié)束后,選擇Processing/Start Compilation對編寫的程序代碼進(jìn)行編譯,直至編譯通過,否則對程序代碼進(jìn)行修改。9、編譯通過后,選擇File/New,在彈出的對話框中點擊Other Files,選擇Vector Waveform File,并點擊OK,建立一個波形文件,如圖1-22所示,保存波形文件。 10、在波形文件加入輸入輸出端口,如圖1-23所示。 圖1-2311、對加入到波形文件中的輸入端口進(jìn)行初始值設(shè)置,并點擊Processing/Start Simuliation 進(jìn)行仿真。查看仿真結(jié)果是否符合要求

34、。12、仿真無誤后,選擇Assignments/Assing Pins對實驗中用到的管腳進(jìn)行綁定分配,如圖1-24所示。 圖1-2413、對于復(fù)用的引腳,需做進(jìn)一步處理,使其成為通用I/O。14、最后再編譯一次,編譯無誤后,用下載電纜通過JTAG接口將對應(yīng)的dff2.sof文件下15、在實驗系統(tǒng)中正確連線,觀察實驗結(jié)果是否與仿真結(jié)果相吻合。實驗二計數(shù)器設(shè)計一、實驗?zāi)康?、加深對計數(shù)器的認(rèn)識2、了解用VHDL語言實現(xiàn)計數(shù)器的過程3、掌握EDA開發(fā)的基本流程二、主要儀器設(shè)備EDA實驗系統(tǒng)一臺三、實驗原理在用VHDL語言描述一個計數(shù)器時,如果使用了程序包ieee.std_logic_unsigned

35、,則在描述計數(shù)器時就可以使用其中的函數(shù)“+”(遞增計數(shù)和“-”(遞減計數(shù)。假定設(shè)計對象是增1計數(shù)器并且計數(shù)器被說明為向量,則當(dāng)所有位均為1時,計數(shù)器的下一狀態(tài)將自動變成0。舉例來說,假定計數(shù)器的值到達(dá)“111”是將停止,則在增1之前必須測試計數(shù)器的值。如果計數(shù)器被說明為整數(shù)類型,則必須有上限值測試。否則,在計數(shù)順值等于7,并且要執(zhí)行增1操作時,模擬器將指出此時有錯誤發(fā)生。下面的例子是一個3位增1/減1計數(shù)器:當(dāng)輸入信號UP等于1 時計數(shù)器增1;當(dāng)輸入信號UP等于0時計數(shù)器減1。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC

36、_UNSIGNED.ALL;ENTITY UP_DOWN ISPORT(CLK,RST,EN,UP: IN STD_LOGIC;SUM: OUT STD_LOGIC_VECTOR(2 DOWNTO 0;COUT: OUT STD_LOGIC;END;ARCHITECTURE A OF UP_DOWN ISSIGNAL COUNT: STD_LOGIC_VECTOR(2 DOWNTO 0;BEGINPROCESS(CLK,RSTBEGINIF RST=0 THENCOUNT<=(OTHERS=>0;ELSIF RISING_EDGE(CLK THENIF EN=1 THENCASE

37、UP ISWHEN 1 => COUNT<=COUNT+1;WHEN OTHERS =>COUNT<=COUNT-1;END CASE;END IF;END PROCESS;SUM<=COUNT;COUT <=1 WHEN EN=1 AND (UP=1 AND COUNT=7 OR (UP=0 A ND COUNT=0 ELSE 0;END A;參考以上實例完成實驗?zāi)康闹兴蟮?個計數(shù)器的設(shè)計。四、實驗內(nèi)容1、設(shè)計一個帶使能輸入及同步清0的增1計數(shù)器,仿真波形圖見圖2-1;2、設(shè)計一個帶使能輸入及同步清0的增1/減1的8位計數(shù)器實驗三串入/并出移位寄存器實

38、現(xiàn)一、實驗?zāi)康?、了解移位寄存器的實現(xiàn)原理2、學(xué)習(xí)VHDL電子電路控制功能的應(yīng)用二、主要儀器設(shè)備EDA實驗系統(tǒng)1臺三、實驗原理在這里我們通過一個4位串入/并出移位寄存器設(shè)計過程來介紹如何設(shè)計串入/并出移位寄存器。所謂的串入/并出移位寄存器,即輸入的數(shù)據(jù)是一個接著一個有序地進(jìn)入,輸出時則一起送出。例程代碼如下:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL ;USE IEEE.STD_LOGIC_UNSIGNED.ALL ;ENTITY sipo ISPORT(D_IN :IN STD_LOGIC;CLK

39、 :IN STD_LOGIC;D_OUT :OUT STD_LOGIC_VECTOR(3 DOWNTO 0;END sipo;ARCHITECTURE a OF sipo ISSIGNAL Q: STD_LOGIC_VECTOR(3 DOWNTO 0;BEGINP1: PROCESS(CLKBEGINIF CLK'EVENT AND CLK = '1' THENQ(0 <= D_IN;FOR I IN 1 TO 3 LOOPQ(I <= Q(I-1;END LOOP;END IF;END PROCESS P1;D_OUT <=Q ;END a;仿真結(jié)果

40、如圖23-1所示。圖3-1 4位串入/并出移位寄存器仿真波形圖 圖3-1 4位串入/并出移位寄存器仿真波形圖上圖中輸入的數(shù)據(jù)為“1010”、“0111”兩組4位數(shù)據(jù)。因輸入的數(shù)據(jù)是每次一位依序進(jìn)入,故輸入、輸出信號之間有4個CLK時間的延遲。為了過濾中間沒用的數(shù)據(jù),只讀取完整的存儲數(shù)據(jù),實用上可將取樣脈沖的周期設(shè)定成CLK脈沖的四倍,也就是說,每經(jīng)過4個CLK脈沖后再讀取數(shù)據(jù)一次,便能每次讀取都得到正確的數(shù)據(jù)?？梢娚蠄D有效的輸出是A 7。四、實驗內(nèi)容根據(jù)實驗原理中介紹的4位串入/并出移位寄存器的設(shè)計方法,設(shè)計一個8位串入/并出移位寄存器。一、實驗?zāi)康?、熟悉四人搶答器的工作原理2、加深對VHD

41、L語言的理解二、主要儀器設(shè)備EDA實驗系統(tǒng)一臺三、實驗原理搶答器在各類競賽性質(zhì)的場合得到了廣泛地應(yīng)用,它的出現(xiàn),消除了原來由于人眼的誤差而未能正確判斷最先搶答的人的情況。搶答器的原理比較簡單,首先必須設(shè)置一個搶答允許標(biāo)志位,目的就是為了允許或者禁止搶答者按按鈕:如果搶答允許位有效,那么第一個搶答者按下的按鈕就將允許標(biāo)志位清除,同時記錄按鈕的序號,也就是對應(yīng)的按按鈕的人,這樣做的目的是為了禁止后面再而有人按下按鈕的情況出現(xiàn)?？偟恼f來,搶答器的目的就是在搶答允許位有效后,第一個按下按鈕的人將其清除以禁止再有按鈕按下,同時記錄清除搶答允許位的按鈕的序號并顯示出來,這就是搶答器的基本原理。四、實驗內(nèi)容

42、本實驗的任務(wù)就是用VHDL語言設(shè)計一個四人搶答器,用按鍵如S1做搶答允許位按鈕,用S2S5來表示1號到4號搶答者,同時LED模塊分別表示搶答者對應(yīng)的位子。具體要求是按下一次S1,允許一次搶答,這時S2S5中第一個按下的按鍵將搶答允許位清除,同時將對應(yīng)的LED點亮,用來表示對應(yīng)的按鍵搶答成功。一、實驗?zāi)康?、了解序列檢測器的工作原理2、掌握時序電路設(shè)計中狀態(tài)集的應(yīng)用3、進(jìn)一步掌握用VHDL語言實現(xiàn)復(fù)雜時序電路的設(shè)計過程二、主要儀器設(shè)備EDA實驗系統(tǒng)1臺三、實驗原理序列檢測器在很多數(shù)字系統(tǒng)中都不可缺少,尤其晨通信系統(tǒng)當(dāng)中。序列檢測器的作用就是從一系列的碼流中找出用戶希望出現(xiàn)的序列,序列可長可短。比

43、如在通信系統(tǒng)中,數(shù)據(jù)流幀頭的檢測就屬于一個序列檢測器。序列檢測器的類型有很多種,有逐比特比較的,有逐字節(jié)比較的,也有其他的比較方式,實際應(yīng)用中需要采用何種比較方式,主要是看序列的多少以及系統(tǒng)的延時要求?，F(xiàn)就逐比特比較的原理簡要介紹一下。逐比特比較的序列檢測器是在輸入一個特定波特率的二進(jìn)制碼流中,每進(jìn)一個二進(jìn)制碼,與期望的序列相比較。首先比較第一個碼,如果第一個碼與期望的序列的第一個碼相同,那么下一個進(jìn)來的碼再和期望序列的第二個碼相比較,依次比較下去,直到所有的碼都和期望的序列相一致,就認(rèn)為檢測到一個期望的序列。如果檢測過程中出現(xiàn)一個碼與期望的序列當(dāng)中對應(yīng)的碼不一樣,則從頭開始比較。四、實驗內(nèi)容

44、本實驗就是要設(shè)計一個序列檢測器,要求檢測的序列長度為8位,實驗中用8個撥檔開關(guān)作為外部二進(jìn)制碼流的輸入,在FPGA內(nèi)部則是逐個比較。如果8個輸入信號與VHDL 設(shè)計時期望的序列一致,則認(rèn)為檢測到一個正確的序列,否則如果有一個不同,則認(rèn)為沒有檢測到正確的序列,序列檢測器的檢測結(jié)果用一個LED顯示。實驗六DDS信號源的設(shè)計一、實驗?zāi)康?、熟悉QuartusII的使用方法。2、學(xué)習(xí)LPM-ROM的使用方法3、學(xué)習(xí)FPGA硬件資源的使用與控制方法二、主要儀器設(shè)備EDA/SOPC實驗系統(tǒng)1臺,示波器1臺三、實驗原理如圖6-1所示的基于DDS原理的信號源由四個部分組成:ROM的地址信號發(fā)生器(8位計數(shù)器擔(dān)

45、任、正弦數(shù)據(jù)LPM-ROM 、FPGA頂層設(shè)計、8位D/A。信號發(fā)生器中,頂層文件在FPGA中實現(xiàn),包含兩個部分:ROM的地址發(fā)生器,由8位計數(shù)器擔(dān)任;一個正弦數(shù)據(jù)ROM,由LPM- ROM模塊構(gòu)成。 D/A變換圖6-1 信號源原理圖四、實驗內(nèi)容1、基本內(nèi)容:根據(jù)圖6-1完成正弦信號源的設(shè)計,包括仿真測試及利用示波器進(jìn)行硬件測試。2、擴(kuò)展內(nèi)容:改變LPM-ROM存放數(shù)據(jù)格式,使之為方波或三角波,設(shè)計出可以輸出包括正弦、三角及方波的DDS信號源。實驗七交通燈控制器設(shè)計一、實驗?zāi)康?、了解交通燈的燃滅規(guī)律。2、了解交通燈控制器的工作原理。3、熟悉VHDL 語言編程,了解實際設(shè)計中的優(yōu)化方案。二、主

46、要儀器設(shè)備EDA/SOPC實驗系統(tǒng)1臺三、實驗原理交通燈的顯示有很多方式,如十字路口、丁字路口等,而對于同一個路口又有很多不同的顯示要求,比如十字路口,車子如果只要東西和南北方向通行就很簡單,而如果車子可以左右轉(zhuǎn)彎的通行就比較復(fù)雜,本實驗僅針對最簡單的南北和東西直行的情況。要完成本實驗,首先必須了解交通路燈的燃滅規(guī)律。本實驗需要用到實驗箱上交通燈模塊中的發(fā)光二極管,即紅、黃、綠各三個。依人們的交通常規(guī),“紅燈停,綠燈行,黃燈提醒”。其交通燈的燃滅規(guī)律為:初始態(tài)是兩個路口的紅燈全亮,之后,東西路口的綠燈亮,南北路口的紅燈亮,東西方向通車,延時一段時間后,東西路口綠燈滅,黃燈開始閃爍。閃爍若干次后

47、,東西路口紅燈亮,而同時南北路口的綠燈亮,南北方向開始通車,延時一段時間后,南北路口的綠燈滅,黃燈開始閃爍。閃爍若干次后,再切換到東西路口方向,重復(fù)上述過程。在實驗中使用8 個七段碼管中的任意兩個數(shù)碼管顯示時間。東西路和南北路的通車時間均設(shè)定為20s。數(shù)碼管的時間總是顯示為19、18、172、1、0、19、18。在顯示時間小于3 秒的時候,通車方向的黃燈閃爍。四、實驗內(nèi)容本實驗要完成任務(wù)就是設(shè)計一個簡單的交通燈控制器,交通燈顯示用實驗箱的交通燈模塊和七段碼管中的任意兩個來顯示。系統(tǒng)時鐘選擇時鐘模塊的1KHz 時鐘,黃燈閃爍時鐘要求為2Hz,七段碼管的時間顯示為1Hz 脈沖,即每1s 中遞減一次

48、,在顯示時間小于3 秒的時候,通車方向的黃燈以2Hz的頻率閃爍。系統(tǒng)中用S1 按鍵進(jìn)行復(fù)位。實驗八數(shù)字鐘設(shè)計一、實驗?zāi)康?、了解數(shù)字鐘工作原理,設(shè)計出一個具有時、分、秒并可調(diào)時的數(shù)字鐘。2、進(jìn)一步熟悉用VHDL 語言編寫驅(qū)動七段碼管顯示的代碼。二、主要儀器設(shè)備EDA/SOPC實驗系統(tǒng)1臺三、實驗原理多功能數(shù)字鐘應(yīng)該具有的功能有:顯示時-分-秒、整點報時、小時和分鐘可調(diào)等基本功能。首先要知道鐘表的工作機(jī)理,整個鐘表的工作應(yīng)該實在1Hz 信號的作用下進(jìn)行,這樣每來一個時鐘信號,秒增加1 秒,當(dāng)秒從59 秒跳轉(zhuǎn)到00 秒時,分鐘增加1 分,同時當(dāng)分鐘從59 分跳轉(zhuǎn)到00 分時,小時增加1 小時,但是

49、需要注意的是,小時的范圍是從0 23 時。在實驗中為了顯示的方便,由于分鐘和秒鐘顯示的范圍都是從059,所以可以用一個3 位的二進(jìn)制碼顯示十位,用一個四位的二進(jìn)制碼(BCD碼顯示個位,對于小時因為它的范圍是從023,所以可以用一個2 位的二進(jìn)制碼顯示十位,用4 位二進(jìn)制碼(BCD 碼顯示個位。實驗中由于七段碼管是掃描的方式顯示,所以雖然時鐘需要的是1Hz時鐘信號,但是掃描確需要一個比較高頻率的信號,因此為了得到準(zhǔn)確的1Hz 信號,必須對輸入的系統(tǒng)時鐘進(jìn)行分頻。對于報警信號,由于實驗箱上只有一個小的揚聲器,而要使揚聲器發(fā)生,必須給其一定頻率的信號進(jìn)行驅(qū)動,頻率越高,聲音越尖。另外由于人耳的聽覺范

50、圍是300Hz10KHz 左右,所以設(shè)計時也要選擇恰當(dāng)?shù)陌l(fā)聲頻率。四、實驗內(nèi)容本實驗的任務(wù)就是設(shè)計一個多功能數(shù)字鐘,要求顯示格式為小時-分鐘-秒鐘,整點報時,報時時間為10 秒,即從整點前10 秒鐘開始報警,且前五次報警的聲音頻率較低,最后一次報警聲音的頻率較高,類似于收音機(jī)整點報時,即從xx-59-50 秒開始,依次為嘀、嘀、嘀、嘀、嘀、嗒。系統(tǒng)時鐘選擇時鐘模塊的10KHz,要得到1Hz 時鐘信號,必須對系統(tǒng)時鐘進(jìn)行10,000 次分頻。調(diào)整時間的的按鍵用按鍵模塊的S1 和S2,S1 調(diào)節(jié)小時,每按下一次,小時增加一個小時,S2 調(diào)整分鐘,每按下一次,分鐘增加一分鐘。報時的喇叭采用實驗箱的揚

51、聲器模塊,整點報時時嘀聲用1.25KHz(對10KHz 信號進(jìn)行8 分頻,嗒聲用2.5KHz(對10KHz 信號進(jìn)行4 分頻。另外用S8 按鍵作為系統(tǒng)時鐘復(fù)位,復(fù)位后全部顯示00-00-00。實驗九出租車計費器設(shè)計一、實驗?zāi)康?.了解出租車計費器的工作原理。2.學(xué)會用VHDL 語言編寫正確的七段碼管顯示程序。3.數(shù)量掌握用VHDL 編寫復(fù)雜功能模塊。4.掌握電機(jī)測速、顯示電器、計數(shù)電路的設(shè)計方法。5.熟悉狀態(tài)機(jī)在數(shù)字系統(tǒng)設(shè)計中的應(yīng)用二、主要儀器設(shè)備EDA/SOPC實驗系統(tǒng)1臺三、實驗原理出租車計費器一般都是按公里計費,通常是起步價xx 元(xx 元可以行走2 公里,然后再是xx 元/公里。所以要完成一個出租車計費器,就要有兩個計數(shù)單位,一個用來計公里,另外一個用來計費用。通常在出租車的輪子上都有傳感器,用來記錄車輪轉(zhuǎn)動的圈數(shù),而車輪子的周長是固定的,所以知道了圈數(shù)自然也就知道了里程。在這個實驗中,就要模擬出租車計費器的工作過程,用直流電機(jī)模擬出租車輪子,通過傳感器,可以得到電