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文檔簡介
1、Quartus 入門教程(一個Verilog程序的編譯和功能仿真)Quartus 是Altera公司推出的專業(yè)EDA工具,支持原理圖輸入、硬件描述語言的輸入等多種輸入方式。硬件描述語言的輸入方式是利用類似高級程序的設計方法來設計出數(shù)字系統(tǒng)。接下來我們對這種智能的EDA工具進行初步的學習。使大家以后的數(shù)字系統(tǒng)設計更加容易上手。菜單欄快捷工具欄第一步:打開軟件任務管理窗口信息欄工作區(qū)資源管理窗口l 快捷工具欄:提供設置(setting),編譯(compile)等快捷方式,方便用戶使用,用戶也可以在菜單欄的下拉菜單找到相應的選項。l 菜單欄:軟件所有功能的控制選項都可以在其下拉菜單中找到。l 信息欄
2、:編譯或者綜合整個過程的詳細信息顯示窗口,包括編譯通過信息和報錯信息。所建工程的保存路徑第二步:新建工程(file>new Project Wizard)1 工程名稱:頂層模塊名(芯片級設計為實體名),要求與工程名稱相同如果有已經(jīng)存在的文件就在該過程中添加,軟件將直接將用戶所添加的文件添加到工程中。工程名稱2添加已有文件(沒有已有文件的直接跳過next)3 選擇芯片型號(我們選擇MAX3000A系列下的EPM3256AQC208-10芯片)(注:如果不下載到開發(fā)板上進行測試,這一步可以不用設置)選擇芯片快速搜索所需的芯片所選的芯片的系列型號4 選擇仿真,綜合工具(第一次實驗全部利用qua
3、rtus做,三項都選None,然后next)選擇時序分析儀選擇第三方仿真工具,如果使用Quartus內(nèi)部仿真工具則選擇none選擇第三方綜合工具,如果使用Quartus內(nèi)部綜合工具則選擇none5 工程建立完成(點finish)工程建立完成,該窗口顯示所建立工程所有的芯片,其他第三方EDA工具選擇情況,以及模塊名等等信息。第三步:添加文件(file>new> VHDL file),新建完成之后要先保存。我們選擇Verilog HDL File設計文件格式既選擇Verilog文本輸入形式第四步:編寫程序以實現(xiàn)一個與門和或門為例,Verilog描述源文件如下:module test(a
4、,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件;第五步:檢查語法(點擊工具欄的這個按鈕(start Analysis & synthesis)語法檢查成功,沒有error級別以上的錯誤該窗口顯示了語法檢查后的詳細信息,包括所使用的io口資源的多少等內(nèi)容,相應的英文名大家可以自己查閱點擊確定完成語法檢查第六步:(鎖定引腳,點擊工具欄的(pin planner)(注:如果不下載到開發(fā)板上進行測試,引腳可以不用分配)頂層某塊的輸入輸出口與物理的芯片端
5、口想對應各個端口的輸入輸出類型雙擊location 為您的輸入輸出配置引腳。選擇為使用端口選項卡第七步:整體編譯(工具欄的按鈕(start Complilation)該窗口給出綜合后代碼的資源使用情況既芯片型號等等信息。第八步:功能仿真(直接利用quratus進行功能仿真)1 將仿真類型設置為功能仿真(Assignments>setting>Simulator Settings>下拉>Function)Functional表示功能仿真,既不包括時序信息,timinng表示時序仿真。加入線及寄存器的延時信息2 建立一個波形文件:(new>Vector Wavefor
6、m File)添加波形文件作為信號輸出文件,以便觀察信號的輸出情況然后導入引腳(雙擊Name下面空白區(qū)域>Node Finder>list>點擊):點擊產(chǎn)生端口列表點擊如下圖添加信號雙擊彈出右邊的對話框 接下來設置激勵信號(單擊>選擇>Timing>Multiplied by 1)我們自定義的輸入信號設置輸入信號周期設置仿真的開始及結束時間設置b信號源的時候類同設置a信號源,最后一步改為Multiplied by 2然后要先生成仿真需要的網(wǎng)表(工具欄processing>Generate Functional Simulation Netlist)接下來開始仿真(仿真前要將波形文件保存,點擊工具欄開始仿真):由a,b 兩個信號經(jīng)過我們設計的模塊產(chǎn)生的結果觀察波形,剛好符合我們的邏輯。功能仿真通過。第九步:下載(點擊(Programmer),再點擊Hardware Setup配置下載電纜,單擊彈出窗口的“Add Hardware”按鈕,選擇并口下載ByteBlasterMV or ByteBlast
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