《組合邏輯電路設(shè)計(jì)方案》導(dǎo)學(xué)設(shè)計(jì)方案

1、1 / 7組合邏輯電路的設(shè)計(jì)教學(xué)設(shè)計(jì)教學(xué)目的 知識(shí)目標(biāo)：1 1、進(jìn)一步熟悉組合邏輯電路的特點(diǎn)。2 2、掌握組合邏輯電路的分析和一般設(shè)計(jì)方法。 技能目標(biāo)：1 1、學(xué)習(xí)常用的邏輯門(mén)電路在實(shí)際中的應(yīng)用。2 2、學(xué)習(xí)簡(jiǎn)單組合邏輯電路的設(shè)計(jì)。教學(xué)重點(diǎn)： 組合邏輯電路的一般設(shè)計(jì)方法。教學(xué)難點(diǎn)： 組合邏輯電路的一般設(shè)計(jì)方法。復(fù)習(xí)1 1、用卡諾圖化簡(jiǎn)邏輯函數(shù)的步驟。2 2、用卡諾圖化簡(jiǎn)邏輯函數(shù)的畫(huà)圈原則。新授教學(xué)過(guò)程在數(shù)字系統(tǒng)中， 邏輯電路按其功能不同可分為兩大類(lèi)： 一類(lèi)稱(chēng)為組合邏輯電 路（簡(jiǎn)稱(chēng)組合電路）；另一類(lèi)稱(chēng)為時(shí)序邏輯電路（簡(jiǎn)稱(chēng)時(shí)序電路） 。這一章學(xué)習(xí)組 合邏輯電路的分析和設(shè)計(jì)。組合電路是指： 該電路在

2、任何時(shí)刻的輸出信號(hào)值， 僅由該時(shí)刻電路的輸入信 號(hào)組合決定，與信號(hào)輸入前電路輸出端原狀態(tài)無(wú)關(guān)（非記憶性邏輯電路） 。組合電路的描述方式： 邏輯表達(dá)式、 真值表、邏輯圖、卡諾圖，工作波形圖。 一、組合邏輯電路的分析方法1 1、分析組合電路的目的： 找出電路的輸入量和輸出量之間的邏輯關(guān)系，進(jìn)而分 析該電路的邏輯功能。2 2、分析步驟：1 1）根據(jù)已知邏輯圖逐級(jí)寫(xiě)出邏輯函數(shù)表達(dá)式。2 2）化簡(jiǎn)該邏輯函數(shù)表達(dá)式。3 3）列出真值表，并進(jìn)行邏輯功能分析。3 3、舉例分析（1 1）分析圖 1 1 邏輯圖的邏輯功能，要求如下：2 / 7圖 1 1表 1 1解題范例：分析步驟：A A寫(xiě)出輸出邏輯函數(shù)表達(dá)式為丫

3、二(A 二 B) C + A - B C。B B列出邏輯函數(shù)的真值表。將輸入 A A、B B、C C 取值的各種組合代入邏輯表達(dá) 式中，求出輸出丫的值。由此可列出表 1 1 所示的真值表。C C.邏輯功能分析。由表 1 1 可看出：在輸入 A A、B B、C C 三變量中，有奇數(shù)個(gè) 1 1 時(shí)，輸出丫為 1 1,否則丫為 0 0,因此，圖 1 1 所示電路為三位判奇電路，又稱(chēng)為奇 校驗(yàn)電路。(2)分析圖 2 2 邏輯電路的邏輯功能，要求如下：A.A. 寫(xiě)出邏輯表達(dá)式B.B. 列真值表C.C. 說(shuō)明其邏輯功能。A.A. 寫(xiě)出邏輯表達(dá)式B.B. 列真值表C.C. 說(shuō)明其邏輯功能輸入輸出ABCYfo

4、0010 0 100 1 000 1 111 0 001 0 111 1 011 1 103 / 7圖 2 2解題范例：分析：此題給出了邏輯圖，輸入變量 A A、B B，輸出變量丫。根據(jù)邏輯圖的五個(gè)或 非門(mén)可以寫(xiě)出邏輯表達(dá)式。把輸入變量的各組取值代入邏輯表達(dá)式可分別計(jì)算出輸出變量的值，就得到真值表(表 2 2)。分析真值表可以得到邏輯功能。A.A.邏輯表達(dá)式及化簡(jiǎn)：丫= = A A B B A A B B 二ABABAB = = ABAB ABABB.B.真值表A AB B丫0 00 01 10 01 10 01 10 00 01 11 11 1表 2C.C.功能分析：相同得 1 1,相異得

5、0 0。是因此同或門(mén)。二、組合邏輯電路的一般設(shè)計(jì)方法1 1、 組合邏輯電路的一般設(shè)計(jì)目的根據(jù)給定的實(shí)際邏輯功能，找出實(shí)現(xiàn)該功能的邏輯電路。組合邏輯電路的設(shè)計(jì)步驟與組合邏輯電路的分析步驟相反。2 2、 組合邏輯電路具體設(shè)計(jì)步驟(1 1)對(duì)命題進(jìn)行分析，找出該邏輯問(wèn)題的輸入變量和輸出變量，并做出邏輯表 示方法的規(guī)定。（2 2）根據(jù)輸入變量和輸出狀態(tài)之間的對(duì)應(yīng)關(guān)系列真值表。4 / 7（3 3）根據(jù)真值表寫(xiě)出邏輯表達(dá)式并化簡(jiǎn)。（4 4）根據(jù)最簡(jiǎn)表達(dá)式畫(huà)邏輯電路圖。3 3、例題（1 1）設(shè)計(jì) A A、B B、C C 三人表決電路，A A 具有否決權(quán)。設(shè)計(jì)一個(gè)三人投票的表決電路，當(dāng)表決某個(gè)提案時(shí)，多數(shù)人同

6、意，提案通過(guò)， 同時(shí) A A 具有否決權(quán)，用與非門(mén)實(shí)現(xiàn)。設(shè) A,A, B,B, C C 三個(gè)人，表決同意用 1 1 表示，表 決不同意用 0 0 表示。丫表示表決結(jié)果，提案通過(guò)用 1 1 表示，通不過(guò)用 0 0 表示。同 時(shí)考慮 A A 具有否決權(quán)。要求：1 1）列真值表2 2）寫(xiě)出邏輯表達(dá)式并化簡(jiǎn)3 3）畫(huà)出邏輯圖。解題范例：根據(jù)題意，輸入變量為 A A、B B、C,C,按二進(jìn)制從小到大排列，輸出為丫，A A、B B、C C 中如果有兩個(gè)（含 A A）或三個(gè)變量為 1 1 時(shí)，丫= = 1 1 ； A B B C C 中有兩個(gè)或三個(gè)為 0 0 時(shí)，丫=0 0。真值表如下：輸入輸出ABCY0

7、0 000 0 100 1 000 1 101 0 001 0 111 1 011 1 11邏輯表達(dá)式化簡(jiǎn)后可得：Y=AC+ABY=AC+ABY=AC+AE ACAB將上式用與非門(mén)表示：邏輯圖如下：5 / 7設(shè)計(jì)的三人表決邏輯電路圖能實(shí)現(xiàn)三人表決，且 A A 具有否決功能要求（2 2）、設(shè)計(jì)故障指示電路設(shè)計(jì)一個(gè)故障指示電路，要求滿足以下重要條件：1 1）兩臺(tái)電動(dòng)機(jī)同時(shí)工作，綠燈亮；2 2）其中一臺(tái)電動(dòng)機(jī)發(fā)生故障時(shí)，則黃燈亮；3 3）兩臺(tái)電動(dòng)機(jī)都發(fā)生故障，則紅燈亮。解題范例：1分析命題后可知，本題應(yīng)有兩個(gè)輸入變量，三個(gè)輸出函數(shù)設(shè)兩臺(tái)機(jī)器 A A、B B，有故障為“ 1 1”，反之為“ 0 0”；

8、輸出函數(shù) G G、丫、R R 分別代表綠燈、黃燈和紅燈，燈亮為“ 1 1”，反之為“ 0 0”2根據(jù)題意列真值表（見(jiàn)表 3 3）o3根據(jù)真值表寫(xiě)出邏輯表達(dá)式，并化簡(jiǎn)：G=A B，Y=A B+A B，R=AB4畫(huà)邏輯圖（見(jiàn)圖 3 3）。輸人1輸出A1EG YR10010一。10-1i 016 / 7（3 3 卜設(shè)計(jì)加法器在數(shù)字系統(tǒng)中，除了邏輯運(yùn)算外，還有數(shù)值的算術(shù)運(yùn)算，加法是最基本的運(yùn) 算。在計(jì)算機(jī)中，加、減、乘、除等運(yùn)算都可按一定運(yùn)算規(guī)則轉(zhuǎn)換成加法運(yùn)算。 下面由同學(xué)們一起設(shè)計(jì)加法器。能完成加法運(yùn)算的基本電路有半加器和全加器。1 1）半加器的概念：不帶低位向本位進(jìn)位的加法運(yùn)算器叫半加器。2 2）

9、設(shè)計(jì)一位二進(jìn)制半加器的電路。解題范例：分析命題后可知，本題應(yīng)有兩個(gè)輸入變量，即設(shè)被加數(shù) A A，加數(shù) B B;兩個(gè)輸出函 數(shù)，即本位之和 S S，向高位進(jìn)位 C C，則半加器的真值表為表 4 4 所示。_ _I_ _ _ _ _ _町b）表 4 4圖 4 4根據(jù)真值表可得邏輯表達(dá)式：S S=A A LL +B B= A AB BC C = ABAB根據(jù)一位二進(jìn)制半加器邏輯表達(dá)式畫(huà)出其邏輯電路圖（見(jiàn)圖4a4a）?？梢?jiàn)用異或門(mén)和與門(mén)能實(shí)現(xiàn)一位二進(jìn)制半加器的功能。半加器圖形符號(hào)見(jiàn)圖 4b4b。圖中刀是加法器的符號(hào)，COCO 為進(jìn)位輸出符號(hào)。3 3）全加器的概念：考慮了低位向本位進(jìn)位后的加法器是全加器

10、。 解題范例：分析命題后可知，本題應(yīng)有三個(gè)輸入變量，即設(shè)被加數(shù)為 AiAi，加數(shù)為 BiBi，低 位來(lái)的進(jìn)位為CiCi ;兩個(gè)輸出函數(shù)，即本位之和為 SiSi ,向高位進(jìn)位為 CiCi，則全 加器的真值表為表 5 5 所示。分析表 5 5 全加器真值表?？梢缘玫竭壿嫳磉_(dá)式：人B 匚*A0000B0101111110廠COC7 / 7表 5 5圖 5 5根據(jù)邏輯表達(dá)式可以畫(huà)出邏輯電路圖（見(jiàn)圖 5a5a）全加器圖形符號(hào)如圖 5b5b 所示，圖中 CICI 是進(jìn)位輸入限定符號(hào)，圖中刀是加法 器的符號(hào)，COCO 為進(jìn)位輸出符號(hào)。課堂小結(jié)1 1、組合邏輯電路的分析目的是分析邏輯圖得出邏輯功能。2 2、組合邏輯電路的分析步驟；1 1）根據(jù)已知邏輯圖逐級(jí)寫(xiě)出邏輯函數(shù)表達(dá)式。2 2）化簡(jiǎn)該邏輯函數(shù)表達(dá)式。3 3）列出真值表，并進(jìn)行邏輯功能分析，得出邏輯功能。3 3、組合邏輯電路的一般設(shè)計(jì)方法1 1）對(duì)命題進(jìn)行分析，找出該邏