現(xiàn)代CMOS工藝基本流程培訓課程(共80頁).ppt

1、1現(xiàn)代CMOS工藝根本流程2Silicon Substrate P+2um725umSilicon Epi Layer P選擇襯底 晶圓的選擇 摻雜類型N或P 電阻率摻雜濃度 晶向 高摻雜(P+)的Si晶圓 低摻雜(P)的Si外延層3Silicon Substrate P+Silicon Epi Layer P Pad Oxide熱氧化 熱氧化 形成一個SiO2薄層，厚度約20nm 高溫，H2O或O2氣氛 緩解后續(xù)步驟形成的Si3N4對Si襯底造成的應力4Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideSi3N4淀積 Si3N4淀積

2、 厚度約250nm 化學氣相淀積(CVD) 作為后續(xù)CMP的停止層5Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresist光刻膠成形光刻膠成形 光刻膠成形 厚度約0.51.0um 光刻膠涂敷、曝光和顯影 用于隔離淺槽的定義6Silicon Substrate P+Silicon Epi Layer P-Silicon NitridePhotoresistSi3N4和SiO2刻蝕 Si3N4和SiO2刻蝕 基于氟的反響離子刻蝕(RIE)7Silicon Substrate P+Silicon Epi Layer P-S

3、ilicon NitridePhotoresistTransistor Active AreasIsolation Trenches隔離淺槽刻蝕 隔離淺槽刻蝕 基于氟的反響離子刻蝕(RIE) 定義晶體管有源區(qū)8Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideTransistor Active AreasIsolation Trenches除去光刻膠 除去光刻膠 氧等離子體去膠，把光刻膠成分氧化為氣體9Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideFuture PMOS

4、TransistorSilicon DioxideFuture NMOS TransistorNo current can flow through here!SiO2淀積 SiO2淀積 用氧化物填充隔離淺槽 厚度約為0.51.0um，和淺槽深度和幾何形狀有關(guān) 化學氣相淀積(CVD)10Silicon Substrate P+Silicon Epi Layer P-Silicon NitrideFuture PMOS TransistorFuture NMOS TransistorNo current can flow through here!化學機械拋光 化學機械拋光(CMP) CMP除去

5、外表的氧化層 到Si3N4層為止11Silicon Substrate P+Silicon Epi Layer P-Future PMOS TransistorFuture NMOS Transistor除去Si3N4 除去Si3N4 熱磷酸(H3PO4)濕法刻蝕，約18012Trench OxideCross SectionBare Silicon平面視圖 完成淺槽隔離(STI)13Silicon Substrate P+Silicon Epi Layer P-Future PMOS TransistorFuture NMOS TransistorPhotoresist光刻膠成形 光刻膠成形

6、 厚度比較厚，用于阻擋離子注入 用于N-阱的定義14Silicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorPhotoresistN- WellPhosphorous (-) Ions磷離子注入 磷離子注入 高能磷離子注入 形成局部N型區(qū)域，用于制造PMOS管15Silicon Substrate P+Silicon Epi Layer P-Future NMOS TransistorN- Well除去光刻膠16PhotoresistSilicon Substrate P+Silicon Epi Layer P-Future

7、NMOS TransistorN- Well光刻膠成形 光刻膠成形 厚度比較厚，用于阻擋離子注入 用于P-阱的定義17Silicon Substrate P+Silicon Epi Layer P-PhotoresistN- WellBoron (+) IonsP- Well 硼離子注入 高能硼離子注入 形成局部P型區(qū)域，用于制造NMOS管硼離子注入18Silicon Substrate P+Silicon Epi Layer P-N- WellP- Well除去光刻膠19Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well退火 退火 在

8、6001000的H2環(huán)境中加熱 修復離子注入造成的Si外表晶體損傷 注入雜質(zhì)的電激活 同時會造成雜質(zhì)的進一步擴散 快速加熱工藝(RTP)可以減少雜質(zhì)的擴散20Trench OxideN- WellP- WellCross Section 完成N-阱和P-阱平面視圖21Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well Sacrificial Oxide犧牲氧化層生長犧牲氧化層生長 犧牲氧化層生長 厚度約25nm 用來捕獲Si外表的缺陷22Silicon Substrate P+Silicon Epi Layer P-P- WellN-

9、Well除去犧牲氧化層 除去犧牲氧化層 HF溶液濕法刻蝕 剩下潔凈的Si外表23Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well Gate Oxide柵氧化層生長 柵氧化層生長 工藝中最關(guān)鍵的一步 厚度210nm 要求非常潔凈，厚度精確(1) 用作晶體管的柵絕緣層24Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPolysilicon多晶硅淀積 多晶硅淀積 厚度150300nm 化學氣相淀積(CVD)25Silicon Substrate P+Silicon Epi Lay

10、er P-P- WellN- WellPhotoresistChannel LengthPolysilicon光刻膠成形 光刻膠成形 工藝中最關(guān)鍵的圖形轉(zhuǎn)移步驟 柵長的精確性是晶體管開關(guān)速度的首要決定因素 使用最先進的曝光技術(shù)深紫外光(DUV) 光刻膠厚度比其他步驟薄26Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistChannel Length多晶硅刻蝕 多晶硅刻蝕 基于氟的反響離子刻蝕(RIE) 必須精確的從光刻膠得到多晶硅的形狀27Silicon Substrate P+Silicon Epi Layer

11、P-P- WellN- Well Gate Oxide Poly Gate Electrode除去光刻膠28Trench OxideN- WellP- WellCross SectionPolysilicon平面視圖 完成柵極29Silicon Substrate P+Silicon Epi Layer P-P- WellN- Well Gate Oxide Poly Gate Electrode Poly Re-oxidation多晶硅氧化 多晶硅氧化 在多晶硅外表生長薄氧化層 用于緩沖隔離多晶硅和后續(xù)步驟形成的Si3N430Silicon Substrate P+Silicon Epi L

12、ayer P-P- WellN- WellPhotoresist光刻膠成形 光刻膠成形 用于控制NMOS管的銜接注入31Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistArsenic (-) IonsN TipNMOS管銜接注入 NMOS管銜接注入 低能量、淺深度、低摻雜的砷離子注入 銜接注入用于削弱柵區(qū)的熱載流子效應32Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN Tip除去光刻膠33Silicon Substrate P+Silicon Epi

13、 Layer P-P- WellN- WellPhotoresistN Tip光刻膠成形 光刻膠成形 用于控制PMOS管的銜接注入34Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistBF2 (+) IonsN TipP Tip PMOS管銜接注入 低能量、淺深度、低摻雜的BF2+離子注入 銜接注入用于削弱柵區(qū)的熱載流子效應PMOS管銜接注入35Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN TipP Tip除去光刻膠36Silicon Substra

14、te P+Silicon Epi Layer P-P- WellN- WellSilicon NitrideThinner HereThicker HereN TipP TipP TipSi3N4淀積 Si3N4淀積 厚度120180nm CVD37Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellSpacer SidewallN TipP TipP TipSi3N4刻蝕 Si3N4刻蝕 水平外表的薄層Si3N4被刻蝕，留下隔離側(cè)墻 側(cè)墻精確定位晶體管源區(qū)和漏區(qū)的離子注入 RIE38Silicon Substrate P+Silicon

15、 Epi Layer P-P- WellN- WellPhotoresistN TipP Tip光刻膠成形 光刻膠成形 用于控制NMOS管的源/漏區(qū)注入39Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellPhotoresistArsenic (-) IonsN+ DrainN+ SourceP TipNMOS管源/漏注入 NMOS管源/漏注入 淺深度、重摻雜的砷離子注入，形成了重摻雜的源/漏區(qū) 隔離側(cè)墻阻擋了柵區(qū)附近的注入40Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN

16、+ DrainN+ SourceP Tip除去光刻膠41Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourcePhotoresistP Tip光刻膠成形 光刻膠成形 用于控制PMOS管的源/漏區(qū)注入42Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellBF2 (+) IonsPhotoresistN+ DrainN+ SourceP+ SourceP+ DrainPMOS管源/漏注入 PMOS管源/漏注入 淺深度、重摻雜的BF2+離子注入，形成了重摻

17、雜的源/漏區(qū) 隔離側(cè)墻阻擋了柵區(qū)附近的注入43Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ SourceP+ DrainLightly Doped “Tips除去光刻膠和退火 除去光刻膠和退火 用RTP工藝，消除雜質(zhì)在源/漏區(qū)的遷移44Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacer平面視圖 完成晶體管源/漏極，電子器件形成45Silicon Substrate P+Si

18、licon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ Source除去外表氧化物 除去外表氧化物 在HF溶液中快速浸泡，使柵、源、漏區(qū)的Si暴露出來46Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceTitaniumTi淀積 Ti淀積 厚度2040nm 濺射工藝 Ti淀積在整個晶圓外表47Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ D

19、rainN+ SourceP+ DrainP+ SourceTitanium SilicideUnreacted TitaniumTiSi2形成 TiSi2形成 RTP工藝，N2氣氛，800 在Ti和Si接觸的區(qū)域，形成TiSi2 其他區(qū)域的Ti沒有變化 稱為自對準硅化物工藝(Salicide)48Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceTitanium SilicideTi刻蝕 Ti刻蝕 NH4OH+H2O2濕法刻蝕 未參加反響的Ti被刻蝕 TiSi2保存下

20、來，形成Si和金屬之間的歐姆接觸49Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGBPSG淀積 硼磷硅玻璃(BPSG)淀積 CVD，厚度約1um SiO2并摻雜少量硼和磷 改善薄膜的流動性和禁錮污染物的性能 這一層絕緣隔離器件和第一層金屬50Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGBPSG拋光 硼磷硅玻璃(BPSG)

21、拋光 CMP 在BPSG層上獲得一個光滑的外表51Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGPhotoresist光刻膠成形 光刻膠成形 用于定義接觸孔(Contacts) 這是一個關(guān)鍵的光刻步驟52Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGPhotoresist接觸孔刻蝕 接觸孔刻蝕 基于氟的RIE 獲得垂直的側(cè)

22、墻 提供金屬和底層器件的連接53Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSG除去光刻膠54Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGTitanium NitrideTiN淀積 TiN淀積 厚度約20nm 濺射工藝 有助于后續(xù)的鎢層附著在氧化層上55Silicon Substrate P+Silicon Epi Lay

23、er P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGTitanium NitrideTungsten鎢淀積 鎢淀積 CVD 厚度不少于接觸孔直徑的一半 填充接觸孔56Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact Plug鎢拋光 鎢拋光 CMP 除去外表的鎢和TiN 留下鎢塞填充接觸孔57Trench OxidePolysiliconCross SectionN- WellP-

24、WellN+ Source/DrainP+ Source/DrainSpacerContact平面視圖 完成接觸孔，多晶硅上的接觸孔沒有出現(xiàn)在剖面圖上58Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1Ti (200) - electromigration shuntTiN (500) - diffusion barrierAl-Cu (5000) - main conductorTiN (500) - antirefl

25、ective coatingMetal1淀積 第一層金屬淀積(Metal1) 實際上由多個不同的層組成 濺射工藝59Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1Photoresist光刻膠成形 光刻膠成形 用于定義Metal1互連60Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW

26、 Contact PlugMetal1PhotoresistMetal1刻蝕 Metal1刻蝕 基于氯的RIE 由于Metal1由多層金屬組成，所以需要多個刻蝕步驟61Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1除去光刻膠62Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacerContactMeta

27、l1平面視圖 完成第一層互連63Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1IMD淀積 金屬間絕緣體(IMD)淀積 未摻雜的SiO2 連續(xù)的CVD和刻蝕工藝，厚度約1um 填充在金屬線之間，提供金屬層之間的絕緣隔離64Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Con

28、tact PlugMetal1IMD1IMD拋光 IMD拋光 CMP65Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1Photoresist光刻膠成形 光刻膠成形 用于定義通孔(Vias)66Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal

29、1PhotoresistIMD1通孔刻蝕 通孔刻蝕 基于氟的RIE，獲得垂直的側(cè)墻 提供金屬層之間的連接67Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1除去光刻膠68TungstenSilicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD

30、1 W Via PlugTiN和鎢淀積 TiN和鎢淀積 同第一層互連69Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via Plug鎢和TiN拋光 鎢和TiN拋光 同第一層互連70Trench OxidePolysiliconCross SectionN- WellP- WellN+ Source/DrainP+ Source/DrainSpacerContactMetal1Via1平面視圖 完成通孔7

31、1Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1IMD1 W Via PlugMetal2Metal2淀積 Metal2淀積 類似于Metal1 厚度和寬度增加，連接更長的距離，承載更大的電流72Silicon Substrate P+Silicon Epi Layer P-P- WellN- WellN+ DrainN+ SourceP+ DrainP+ SourceBPSGW Contact PlugMetal1PhotoresistIMD1 W Via PlugMetal2光刻膠成形 光刻膠成形 相鄰的金屬層連線方向垂直，減小層間的感應耦合73Silicon Substrate P