可編程片上系統(tǒng)設計復習大綱

1、可編程片上系統(tǒng)設計復習大綱1. Altera公司可編程邏輯器件中支持Nios II軟核處理器的器件系列Cyclone, Cyclone, Stratix, Stratix, Stratix GX, HardCopy Stratix2. Avalon總線的總線結構及其功能總線結構：內設：Nios CPU，DMA控制器（DMA controller）；外設：指令存儲器（instruction memory），數據存儲器（data memory）,SDRAM控制器（SDRAM controller），以太網接口（Ethernet interface）功能：Avalon總線是一種相對簡單的總線結構，主

2、要用于連接片內處理器與外設，以構成可編程單芯片系統(tǒng)（SOPC）。Avalon總線描述了主從構件間的端口連接關系，以及構件間通信的時序關系。 3. Nios軟核處理器的特征1）更多的可配置寄存器 2）極大的靈活性和可擴展性 3）功能強大的開發(fā)工具4. Nios II軟核處理器系列包括了內核Nios/f(快速)，Nios/e(經濟)，Nios/s(標準)5. SoC的設計是基于IP Core復用，IP Core包括哪些硬核，軟核，固核6. 在FPGA設計中嵌入SignalTap邏輯分析儀具體有哪兩種方法第一種方法是建立一個SignalTap文件（.stp），然后定義STP文件的詳細內容；第二種方法

3、是用MegaWizard Plag-In Manager建立并配置STP文件，然后用MegaWizard實例化一個HDL輸出模塊。7. LogicLock區(qū)域的特性主要有哪兩個標志大小、狀態(tài)。（固定大小，鎖定狀態(tài)；固定大小，浮動狀態(tài)；自動大小，浮動狀態(tài)）8. Nios處理器有哪三種不同的方法來實現整數乘法1)MUL指令2）MSTEP指令3）軟件乘法器9. Cyclone II FPGA內部的嵌入式乘法器能夠實現在典型DSP功能中經常用到的簡單乘法器操作。每個嵌入式乘法器都能夠被配置成為怎樣的乘法器配置成為一個18×18位的乘法器，或兩個9×9位的乘法器10. DSP Bui

4、lder設計流程中的自動流程較之手動流程存在哪些缺點無法設置具體型號的器件、無法指定引腳分配11. Quartus II軟件編程器具有哪四種編程模式1）被動串行模式2）JTAG模式3)主動串行編程模式4）套接字內編程模式12. CycloneII FPGA上面集成的Block RAM為M4K，其大小如何？4KB13. NiosII IDE為軟件開發(fā)提供了哪些主要功能工程管理器，編輯器和編譯器，調試器以及閃存編程器14. NiosII處理器的運行模式有哪些用戶模式，超級用戶模式，調試模式15. Quartus II軟件的開發(fā)流程是哪些 16. Nios指令總線主端口（Instruction Bu

5、s-Master）有哪些特點Nios指令總線主端口（Instruction Bus-Master）是16位寬的端口，支持延時操作。此主端口僅僅是負責從存儲器中讀取指令的通道，不支持任何寫操作。因為主端口支持延時操作，所以能夠適合于各種不同速度的存儲器。指令主端口可以在上一條指令返回之前，發(fā)出新的讀取指令的請求。Nios CPU采用“假設無分支（branch-not-taken）”的預測方法來生成預取指令的地址。由于支持具有操作延遲的存儲器，所以使得在使用慢速存儲器時，對CPU的影響達到最小，并能在整體上提高系統(tǒng)的最高頻率。當訪問慢速存儲器的時，用戶還可以選用片內緩存的機制來提高讀取指令的平均速

6、度。由SOPC Builder自動產生的Avalon總線，具有動態(tài)總線寬度對齊邏輯的功能。因此，在Nios指令總線主端口上可以連接8、16和32位寬的存儲器，以滿足不同應用場合的需要。17. 基于FPGA的嵌入式系統(tǒng)的特點SOPC結合了SOC和FPGA各自的優(yōu)點，一般具備以下基本特征：至少包含一個嵌入式處理器內核；具有小容量片內高速SRAM資源；豐富的IP Core資源可供選擇；足夠的片上可編程邏輯資源；處理器調試接口和FPGA編程接口；可能包含部分可編程模擬電路；單芯片、低功耗、微封裝；系統(tǒng)簡練、專用型強、實時操作系統(tǒng)。18. 軟核處理器的特點（同3）19. SOPC的特點SOPC是一種通用

7、器件，是基于FPGA的可重構SOC，其設計周期短，設計成本低。SOPC集成了硬核或軟核CPU、存儲器、外圍及可編程邏輯，是更加靈活、高效的解決方案20. Nios CPU中具有指令緩存功能，緩存命中和緩存不命中的定義1）緩存命中：在啟用緩存功能情況下，Nios CPU在執(zhí)行程序時，如果緩存中具有下一條要執(zhí)行的指令或者具有當指令所使用的數據，那么Nios CPU就可以直接使用，從而省去從外部存貯器中獲取指令或數據的時間，把這種情況簡稱為緩存命中。當緩存有效時，緩存命中就會使得存儲器的加載操作在單個時鐘周期內完成。 2）緩存不命中：緩存不命中時，就會引起額外的延遲。當禁止緩存時（暫時以軟件方式禁止

8、緩存功能），訪問存儲器時就會引起額外的延時。但當重新啟用緩存時，存儲器的存儲操作將導致一個或兩個額外的延遲周期。（使用緩存的存儲器，寫操作都將導致一個或兩個額外的延遲周期。） 21. Avalon總線可以連接不同數據寬度的主從外設（8、16、32位等）。如果系統(tǒng)中存在數據寬度不匹配的主從對，那么就需要使用地址對齊的方式來處理。Avalon總線提供了兩種解決途徑：靜態(tài)地址對齊方式和動態(tài)地址對齊方式，說明靜態(tài)地址對齊方式和動態(tài)地址對齊方式的含義1）靜態(tài)地址對齊方式：當一個主端口的傳輸只對應一個從端口的傳輸時，就可以使用靜態(tài)地址對齊方式。2）動態(tài)地址對齊方式：使用動態(tài)地址對齊方式，寬的主端口從窄的從

9、端口讀一次數據，從端口與Avalon總線之間進行幾次數據傳輸。動態(tài)地址對齊方式抽象了從端口的物理細節(jié)，使主外設每次傳輸都覺得從外設與自己的數據寬度一樣。動態(tài)地址對齊方式簡化了主端口的設計過程。22. 什么是LogicLock技術，在設計中為什么要使用LogicLock技術，LogicLock區(qū)域的特性主要有兩個標志1)LogicLock區(qū)域其實是一種布局約束，可以在目標器件上定義任意物理資源的矩形區(qū)為LogicLock。通過指定結點或設計實體到LogicLock區(qū)域，設計者可以引導適配器將這些結點或實體放入該區(qū)域。2)傳統(tǒng)的設計流程采用的是反復優(yōu)化處理過程來盡可能達到系統(tǒng)需要的性能，在優(yōu)化過程

10、中如果對某個模塊進行了修改，將影響整個設計中其他布局和布線。LogicLock設計流程僅對單獨模塊進行設計、優(yōu)化和鎖定，在整個設計集成處理過程中每個模塊都保持單獨優(yōu)化的性能，從而可以極大縮短設計周期。3)大小、狀態(tài)23. 在FPGA設計中嵌入SignalTap邏輯分析儀有兩種方法（同6）24. 畫出DSP Builder的設計流程框圖，并加以說明DSP Builder設計流程的第一步是在Matlab/Simulink中進行設計輸入，即在Matlab的Simulink環(huán)境中建立一個mdl模型文件，用圖形方式調用Altera DSP Builder和其它Simulink庫中的圖形模塊(Block)

11、，構成系統(tǒng)級或算法級設計框圖(或稱Simulink設計模型)。第二步是利用Simulink分析此設計模型的正確性，完成模型仿真。第三步是通過SignalCompiler把Simulink的模型文件(后綴為.mdl)轉化成通用的硬件描述語言VHDL文件(后綴為.vhd)。DSP Builder提供了兩種不同的設計流程，主要可以分為自動流程和手動流程。如果采用DSP Builder的自動流程，可以選擇讓DSP Builder自動調用Quartus II等EDA設計軟件，完成綜合(Synthesis)、網表(ATOM Netlist)生成和Quartus II適配，甚至在Matlab中完成FPGA的

12、配置下載過程。在手動流程中，設計者可以靈活地指定綜合、適配條件。不過，需要手動地調用VHDL綜合器進行綜合，調用Quartus II進行適配，調用ModelSim或者Quartus II進行仿真，最后用Quartus II產生相應的編程文件用于FPGA的配置。在DSP Builder設計流程的最后一步，可以在DSP Builder中直接下載到FPGA用戶開發(fā)板上，或者通過Quartus II完成硬件的下載、測試。25. SOPC設計中主端口（Master Port）和從端口（Slave Port）的含義主端口：主端口是主外設上用于在Avalon總線上初始化傳輸的連接端口。從端口：從端口是外設中

13、用來接收來自另一個外設主端口的Avalon總線傳輸的連接端口26. SOPC中系統(tǒng)模塊內部的外設和系統(tǒng)模塊外部的外設概念系統(tǒng)模塊內部的外設：如果一個外設可以在SOPC Builder的庫中找到，或者用戶指定了用戶自定義外設的設計文件的位置，SOPC Builder便會自動找到該外設并將其連接到Avalon總線模塊上，即系統(tǒng)內部模塊。處理器包括片內處理器和片外處理器的接口。系統(tǒng)模塊外部的外設：有時將Avalon總線外設放在系統(tǒng)模塊的外部，可能出于以下幾個原因：1)外設存在于PLD芯片的外部，2）外設需要通過一些時序轉換邏輯連接Avalon總線模塊。IP及外設包括通用的微控制器外設，通信外設，多種

14、接口（存儲器接口、橋接口、ASSP、ASIC），數字信號處理（DSP）IP和硬件加速外設。27. FPGA片內資源包括哪些數字鎖相環(huán)（PLL）、隨機存儲器（RAM）、先進先出（FIFO）28、29看看就行28. NiosII軟核的可定制性包括哪些29. NiosII軟核啟動過程是怎樣的30. FPGA設計中的軟件硬件協同設計包括哪些（第五章PPT P12）硬件開發(fā)：1）Quartus II工程中可加入用戶邏輯設計、其他的IP模塊或SOPC Builder的頂層.bdf文件 2）管腳連接分配 3）編譯（分析與綜合，布局布線，時序分析等） 軟件開發(fā)：1）軟件開發(fā)使用Nios SDK Shell，它

15、包括GNU開發(fā)工具2）使用SOPC Builder生成系統(tǒng)后，可以直接使用程序代碼 2）除了應用代碼，用戶還可以在Nios SDK Shell 工程中設計和重新使用定制庫 3）即使在沒有軟件開發(fā)的目標板的情況下，也可以經過編譯、連接后通過Nios指令仿真器(ISS)運行和調試代碼 4）一旦有一個目標板，用戶就可以使用下載電纜下載軟件到目標板進行調試/運行。31. 在設計中嵌入SignalTap II邏輯分析儀的方法有幾種？請對這些方法逐一進行解釋說明。（同27）32. Nios II IDE調試器所包含的基本調試功能，Nios II IDE調試器支持的高級調試功能Nios II IDE調試器所

16、包含以下基本調試功能：運行控制、調用堆棧查看、軟件斷點、反匯編代碼查看、調試信息查看、指令集仿真器。Nios II IDE調試器還支持的高級調試功能包括：硬件斷點調試ROM或閃存中的代碼。數據觸發(fā)以及指令追蹤。33. 在Quartus II圖形用戶界面下的引腳分配方法，經過引腳分配分析后所產生的分析報告主要包括了哪幾部分內容在Quartus II圖形用戶界面下的引腳分配有如下兩種方法：（1）在分配編輯器中完成引腳分配； （2）在底層圖編輯器中完成引腳分配。引腳分配分析后所產生的分析報告主要包括五個部分：（1）分析I/O分配總結； （2）底層圖查看； （3）引腳分配輸出文件； （4）資源部分；

17、（5）適配信息。35. 利用SOPC Builder在EP1C6Q240C8內部建立一個系統(tǒng)，該系統(tǒng)可以進行8個撥擋開關和8個按鍵的檢測，CPU將工作在查詢方式和中斷方式，查詢方式是針對按鍵S1S8，CPU將不斷地讀按鍵的狀態(tài)，然后實時的送到對應的LED2_1LED2_8去顯示；中斷方式是針對撥擋開關K1K8，CPU將在撥擋開關的中斷服務程序中獲取當前撥擋開關狀態(tài)，然后送到對應的LED1_1LED1_8顯示。請詳細描述出需要添加的IP、參數設置、下載和Nios SDK Shell等設計步驟。1、打開Quartus II應用軟件，在自己的目錄下建立一個新的工程文件exp。2、選擇File>

18、New，新建Block Diagram/Schematic File。3、在Quartus II軟件中點擊Tools>SOPC Builder。SOPC Builder啟動時顯示Create New System對話框。在對話框中的System Name中鍵入Nios32，并在HDL Language中選擇VHDL，然后點擊OK。4、Altera SOPC Builder-Nios32窗口出現，加入32位Nios CPU，按照默認的配置，點擊Finish即可。5、加入片內ROM，大小設為2Kbytes，并在Contents標簽中選擇Germs Monitor選項，其它按照默認的配置，點擊

19、Finish即可。6、加入片內RAM，大小設為4Kbytes，其它按照默認的配置，點擊Finish即可。7、加入UART外設，按照默認的配置，點擊Finish即可。8、為按鍵加入PIO模塊。選擇Other下的PIO（Parallel I/O），點擊Add，會出現Avalon PIOpio_0設置向導。由于CPU對按鍵的狀態(tài)是實時查詢，因此按鍵不需要產生任何中斷，所以僅指定如下選項即可： Width：8bits（因為有8個按鍵） Direction：Input ports only9、為撥擋開關加入PIO模塊。再次選擇Other下的PIO(Parallel I/O)，并點擊Add。由于撥擋開關采

20、用中斷方式獲取其狀態(tài)，因此希望撥擋開關采用雙邊沿觸發(fā)CPU，因此除了在Basic Settings標簽中與按鍵PIO相同外，還必須在Input Options標簽中對其進行配置。首先是中斷邊沿：將Edge Capature Register中的Sychronously Capature選中，同時選擇Either Edge。其次選擇Interrupt中的Generate IRQ，并選擇Edge觸發(fā)。 10、為LED1_1LED1_8加入PIO。選擇Other下的PIO(Parallel I/O)，并點擊Add。由于是驅動LED顯示，因此只需要對Basic Settings做如下配置即可。Widt

21、h：8bitsDirection：Output ports only11、為LED2_1LED2_8加入PIO。選擇Other下的PIO(Parallel I/O)，并點擊Add。由于是驅動LED顯示，因此只需要對Basic Settings做如下配置即可。Width：8bitsDirection：Output ports only12、在Device Family中選擇Cyclone，另外系統(tǒng)時鐘頻率設置為24MHz。取消Modelsim仿真選項前的對勾，然后點擊Generate按鈕，設計生成工程完成時，點擊exit按鈕，退出SOPC Builder。13、把符號（Symbol）加入到BDF

22、文件中。在bdf文件中加入input、output和bidir端口，分別連接到與加入的符號對應的端口。14、對剛剛設計完的bdf文件進行編譯，編譯通過后，進行管腳綁定，然后再編譯一次。15、編譯無誤后，通過JTAG電纜將剛剛編譯通過的sof文件下載到FPGA當中，并選擇實驗箱時鐘模塊的時鐘為24MHz。16、在 工程目錄>CPU_sdk>src文件夾中新建一個exp.c文件，內容按實現功能要求進行設計。17、選擇 開始>程序>Altera>Nios 3.01>Nios SDK Shell，啟動Nios SDK Shell，轉換到相應目錄，在Nios SDK

23、Shell命令提示符下鍵入命令nb exp.c，系統(tǒng)會編譯剛剛編寫的exp.c文件，并生成exp.srec文件。18、用串口電纜把計算機的串口1和實驗箱的串口1相連接，然后在Nios SDK Shell中鍵入命令nr exp.srec，系統(tǒng)通過串口1發(fā)送可執(zhí)行代碼到系統(tǒng)板，并開始執(zhí)行。36. 利用SOPC Builder在EP1C6Q240C8內部建立一個系統(tǒng)，該系統(tǒng)可以完成向PC機發(fā)送十次“hello”的任務，請詳細描述出需要添加的IP、設計步驟、參數設置、下載和Nios SDK Shell等操作過程。1、打開Quartus II應用軟件，在自己的目錄下建立一個新的工程文件exp。2、選擇F

24、ile>New，新建Block Diagram/Schematic File。3、在Quartus II軟件中點擊Tools>SOPC Builder。SOPC Builder啟動時顯示Create New System對話框。在對話框中的System Name中鍵入Nios32，并在HDL Language中選擇VHDL，然后點擊OK。4、Altera SOPC Builder-Nios32窗口出現，加入32位Nios CPU，按照默認的配置，點擊Finish即可。5、加入片內ROM，大小設為2Kbytes，并在Contents標簽中選擇Germs Monitor選項，其它按照默

25、認的配置，點擊Finish即可。6、加入片內RAM，大小設為4Kbytes，其它按照默認的配置，點擊Finish即可。7、加入UART外設，按照默認的配置，點擊Finish即可。8、由于實驗箱選用的是Cyclone系列的，因此必須選擇Cyclone；其次是CPU的工作頻率，選擇24MHz。9、取消Modelsim仿真選項前的對勾，然后再點擊Altera SOPC Builder-Nios32窗口下方的Gernerate。10、生成完成后，把符號（Symbol）加入到BDF文件中。在bdf文件中加入三個input和一個output端口，分別連接到clk、reset_n、rxd_to_the_UA

26、RT和txd_to_the_UART上，并對所有端口重新命名為Clk、Reset、RXD和TXD。11、對剛剛設計完的bdf文件進行編譯，編譯通過后，進行管腳綁定，然后再編譯一次。12、編譯無誤后，通過JTAG電纜將剛剛編譯通過的sof文件下載到FPGA當中，并選擇實驗箱時鐘模塊的時鐘為24MHz。13、在 工程目錄>CPU_sdk>src文件夾中新建一個exp.c文件，內容為通過調試UART端口向Nios SDK Shell發(fā)送10次Hello。選擇 開始>程序>Altera>Nios 3.01>Nios SDK Shell，啟動Nios SDK Shel

27、l。14、首先轉換到相應目錄，在Nios SDK Shell命令提示符下鍵入命令nb exp.c，系統(tǒng)會編譯剛剛編寫的exp.c文件，并生成exp.srec文件。15、用串口電纜把計算機的串口1和實驗箱的串口1相連接，然后在Nios SDK Shell中鍵入命令nr exp.srec，系統(tǒng)通過串口1發(fā)送可執(zhí)行代碼到系統(tǒng)板，并開始執(zhí)行。37利用SOPC Builder在EP1C6Q240C8內部建立一個系統(tǒng)，該系統(tǒng)可以進行4×4鍵盤行列掃描和七段碼管的掃描顯示。要求能夠在按下按鍵時獲取其鍵值，然后在8個七段碼管上正確顯示按下的鍵值，每按鍵一次，原先顯示的值整體左移，新的鍵值出現在8個七

28、段碼管道的最右邊，請詳細描述出需要添加的IP、設計步驟、參數設置、下載和Nios SDK Shell等操作過程。SOPC Builder中元件池如圖所示。1、打開Quartus II應用軟件，在自己的目錄下建立一個新的工程文件exp。2、選擇File>New，新建Block Diagram/Schematic File。3、在Quartus II軟件中點擊Tools>SOPC Builder。SOPC Builder啟動時顯示Create New System對話框。在對話框中的System Name中鍵入Nios32，并在HDL Language中選擇VHDL，然后點擊OK。4、

29、Altera SOPC Builder-Nios32窗口出現，加入32位Nios CPU，按照默認的配置，點擊Finish即可。5、加入片內ROM，大小設為2Kbytes，并在Contents標簽中選擇Germs Monitor選項，其它按照默認的配置，點擊Finish即可。6、加入片內RAM，大小設為4Kbytes，其它按照默認的配置，點擊Finish即可。7、加入UART外設，按照默認的配置，點擊Finish即可。8、為鍵盤行加入PIO模塊。由于鍵盤為4×4鍵盤，有4行4列，因此需要加入兩個4bits的PIO，行作為輸入，列作為輸出。 9、為七段碼管加入PIO模塊。設定一個PIO

30、用來完成七段碼管8個LED的驅動Width：8BitsDirection：Output ports only設定一個PIO用來完成8個七段碼管的掃描驅動。Width：3BitsDirection：Output ports only10、加入定時器模塊，對其進行如下設置：Timeout Period下的Initial Period：1 msecPreset Configuration：Full-featrued（v1.0-compatible）Registers中全部選中。Output Signals中全部不選。11、在Device Family中選擇Cyclone，另外系統(tǒng)時鐘頻率設置為24M

31、Hz。取消Modelsim仿真選項前的對勾，然后點擊Generate按鈕，設計生成工程完成時，點擊exit按鈕，退出SOPC Builder。12、把符號（Symbol）加入到BDF文件中。在bdf文件中加入input、output和bidir端口，分別連接到與加入的符號對應的端口。13、對剛剛設計完的bdf文件進行編譯，編譯通過后，進行管腳綁定，然后再編譯一次。14、編譯無誤后，通過JTAG電纜將剛剛編譯通過的sof文件下載到FPGA當中，并選擇實驗箱時鐘模塊的時鐘為24MHz。15、在 工程目錄>CPU_sdk>src文件夾中新建一個exp.c文件，內容按實現功能要求進行設計。

32、16、選擇 開始>程序>Altera>Nios 3.01>Nios SDK Shell，啟動Nios SDK Shell，轉換到相應目錄，在Nios SDK Shell命令提示符下鍵入命令nb exp.c，系統(tǒng)會編譯剛剛編寫的exp.c文件，并生成exp.srec文件。17、用串口電纜把計算機的串口1和實驗箱的串口1相連接，然后在Nios SDK Shell中鍵入命令nr exp.srec，系統(tǒng)通過串口1發(fā)送可執(zhí)行代碼到系統(tǒng)板，并開始執(zhí)行。38. 下圖為利用Matlab/Simulink建立調幅電路模型所需要的各模塊，請連接各模塊并繪制出調幅電路模型，并詳細描述出它的設

33、計及仿真步驟。1.啟動Matlab軟件。2.點擊Matlab工具條上的Simulink快捷按鈕，或在Matlab命令窗口輸入Simulink命令，打開Simulink Library Browser界面。 3.選擇FileNewModel命令，建立一個新的模型文件。4.選擇FileSave命令，保存文件到指定文件夾中，在文件名欄中輸入Singen.mdl。5.加入SignalCompiler模塊。6加入正弦波產生模塊，在Simulink Library Browser界面點擊Simulink中的Sources庫，從中找到Sine Wave模塊。將Sine Wave模塊拖動到Singen.mdl

34、文件中，設置正弦波模塊參數Amplitude為215-1，Samples per period為80，Sample time為25e-9。7加入總線端口模塊AltBus，在Altera DSP Builder文件夾中選擇Bus Manipulation庫。從庫中選擇AltBus模塊，拖動到Singen.mdl文件中。點擊AltBus模塊下面的文本，將AltBus改為SinIn。 雙擊SinIn模塊，彈出模塊參數對話框，在該對話框中可以設置16位整型輸入總線。8加入延時模塊，在Altera DSP Builder文件夾中選擇Storage庫。選擇Delay模塊，拖動到Singen.mdl文件中。

35、雙擊Delay模塊，在彈出的模塊參數對話框中指定延時深度為1。9加入正弦波延時輸出總線模塊，在Altera DSP Builder文件夾中選擇Bus Manipulation庫。選擇AltBus模塊，將其拖動到Singen.mdl文件中。修改AltBus模塊的名稱為SinDelay。雙擊SinDelay模塊，在模塊參數對話框中選擇Node Type為Output Port，選擇number of bits為16位。10加入多路復用MUX模塊，在Simulink Library Browser界面中選擇Simulink下面的Signal Routing庫。選擇Mux模塊，將其拖動到Singen.mdl文件中。雙擊Mux模塊，設置模塊參數Number of inputs為2。11加入隨機數模塊，在Simulink Library Browser界面中選擇Simulink下面的Sources庫。選擇Random Number模塊，將其