基于FPGA的數(shù)字時(shí)鐘的設(shè)計(jì)1

1、基于FPGA的數(shù)字時(shí)鐘的設(shè)計(jì)課 題： 基于FPGA的數(shù)字時(shí)鐘的設(shè)計(jì) 學(xué) 院： 電氣信息工程學(xué)院 專 業(yè) ： 測(cè)量控制與儀器 班 級(jí) ： 08測(cè)控（2）班 姓 名 ： 潘 志 東 學(xué) 號(hào) ： 08314239 合作者姓名： 顏志林 2010 年 12 月 12 日綜述近年來(lái)隨著數(shù)字技術(shù)的迅速發(fā)展，各種中、大規(guī)模集成電路在數(shù)字系統(tǒng)、控制系統(tǒng)、信號(hào)處理等方面都得到了廣泛的應(yīng)用。這就迫切要求理工科大學(xué)生熟悉和掌握常用中、大規(guī)模集成電路功能及其在實(shí)際中的應(yīng)用方法，除通過(guò)實(shí)驗(yàn)教學(xué)培養(yǎng)數(shù)字電路的基本實(shí)驗(yàn)方法、分析問(wèn)題和故障檢查方法以及雙蹤示波器等常用儀器使用方法等基本電路的基本實(shí)驗(yàn)技能外，還必須培養(yǎng)大學(xué)生工

2、程設(shè)計(jì)和組織實(shí)驗(yàn)?zāi)芰?。本次課程設(shè)計(jì)的目的在于培養(yǎng)學(xué)生對(duì)基本電路的應(yīng)用和掌握，使學(xué)生在實(shí)驗(yàn)原理的指導(dǎo)下，初步具備基本電路的分析和設(shè)計(jì)能力，并掌握其應(yīng)用方法；自行擬定實(shí)驗(yàn)步驟，檢查和排除故障 、分析和處理實(shí)驗(yàn)結(jié)果及撰寫實(shí)驗(yàn)報(bào)告的能力。綜合實(shí)驗(yàn)的設(shè)計(jì)目的是培養(yǎng)學(xué)生初步掌握小型數(shù)字系統(tǒng)的設(shè)計(jì)能力，包括選擇設(shè)計(jì)方案，進(jìn)行電路設(shè)計(jì)、安裝、調(diào)試等環(huán)節(jié)，運(yùn)用所學(xué)知識(shí)進(jìn)行工程設(shè)計(jì)、提高實(shí)驗(yàn)技能的實(shí)踐。數(shù)字電子鐘是一種計(jì)時(shí)裝置，它具有時(shí)、分、秒計(jì)時(shí)功能和顯示時(shí)間功能；具有整點(diǎn)報(bào)時(shí)功能。本次設(shè)計(jì)我查閱了大量的文獻(xiàn)資料，學(xué)到了很多關(guān)于數(shù)字電路方面的知識(shí)，并且更加鞏固和掌握了課堂上所學(xué)的課本知識(shí)，使自己對(duì)數(shù)字電子技術(shù)有

3、了更進(jìn)一步的認(rèn)識(shí)和了解。1、 課題要求1.1課程設(shè)計(jì)的性質(zhì)與任務(wù)本課程是電子與信息類專業(yè)的專業(yè)的專業(yè)基礎(chǔ)必修課“數(shù)字電路”的配套實(shí)驗(yàn)課程。目的在于培養(yǎng)學(xué)生的理論聯(lián)系實(shí)際，分析和解決問(wèn)題的能力。通過(guò)本課程設(shè)計(jì)，使學(xué)生在理論設(shè)計(jì)、計(jì)算機(jī)仿真、指標(biāo)調(diào)測(cè)、故障排除等方面得到進(jìn)一步的訓(xùn)練，加強(qiáng)學(xué)生的實(shí)踐能力。學(xué)生通過(guò)設(shè)計(jì)、仿真、調(diào)試、撰寫設(shè)計(jì)報(bào)告等過(guò)程，培養(yǎng)學(xué)生的動(dòng)手能力和嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。1.2課程設(shè)計(jì)的基本技術(shù)要求1）根據(jù)課題要求，復(fù)習(xí)鞏固數(shù)字電路有關(guān)專業(yè)基礎(chǔ)知識(shí)；2）掌握數(shù)字電路的設(shè)計(jì)方法，特別是熟悉模塊化的設(shè)計(jì)思想；3) 掌握QUARTUS-2軟件的使用方法;4) 熟練掌握EDA工具的使用，特別是

4、原理圖輸入，波形仿真，能對(duì)仿真波形進(jìn)行分析；5) 具備EDA技術(shù)基礎(chǔ)，能夠熟練使用VHDL語(yǔ)言進(jìn)行編程，掌握層次化設(shè)計(jì)方法;6) 掌握多功能數(shù)字鐘的工作原理，學(xué)會(huì)不同進(jìn)制計(jì)數(shù)器及時(shí)鐘控制電路的設(shè)計(jì)方法;7) 能根據(jù)設(shè)計(jì)要求對(duì)設(shè)計(jì)電路進(jìn)行仿真和測(cè)試;8) 掌握將所設(shè)計(jì)軟件下載到FPGA芯片的下載步驟等等。9) 將硬件與軟件連接起來(lái)，調(diào)試電路的功能。1.3課程設(shè)計(jì)的功能要求基本功能：能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能，分別由6個(gè)數(shù)碼管顯示24小時(shí)，60分鐘，60秒鐘的計(jì)數(shù)器顯示。附加功能：1）能利用硬件部分按鍵實(shí)現(xiàn)“校時(shí)”“校分”“清零”功能； 2）能利用蜂鳴器做整點(diǎn)報(bào)時(shí)：當(dāng)計(jì)時(shí)到達(dá)5959時(shí)開始報(bào)時(shí)

5、，鳴叫時(shí)間1秒鐘； 3）定時(shí)鬧鈴：本設(shè)計(jì)中設(shè)置的是在七點(diǎn)時(shí)進(jìn)行鬧鐘功能，鳴叫過(guò)程中，能夠進(jìn)行中斷鬧鈴工作。本人工作：負(fù)責(zé)軟件的編程與波形的仿真分析。2、 方案設(shè)計(jì)與分析1.1設(shè)計(jì)方案 1、時(shí)鐘功能，具有顯示時(shí)、分、秒的功能； 2、具有整點(diǎn)報(bào)時(shí)功能，在整點(diǎn)時(shí)使用蜂鳴器進(jìn)行報(bào)時(shí)，具有鬧鐘功能，鳴叫過(guò)程中，具有中斷鬧鈴功能。1.2設(shè)計(jì)要點(diǎn)數(shù)字鐘一般是由振蕩器、分頻器、計(jì)數(shù)器、譯碼器、顯示器等幾部分組成。這些都是數(shù)字電路中應(yīng)用最廣泛的基本電路，本設(shè)計(jì)分模塊設(shè)計(jì)實(shí)現(xiàn)各部分功能，采用軟件編程控制FPGA芯片內(nèi)部產(chǎn)生振動(dòng)周期為1s的脈沖。并將信號(hào)送入計(jì)數(shù)器進(jìn)行計(jì)算，并把累加的結(jié)果以“時(shí)”、“分”、“秒”的數(shù)

6、字顯示出來(lái)。“秒”的顯示由兩級(jí)計(jì)數(shù)器和譯碼器組成的六十進(jìn)制計(jì)數(shù)電路實(shí)現(xiàn)；“分”的顯示電路“秒”相同，“時(shí)”的顯示由兩級(jí)計(jì)數(shù)器和譯碼器組成的二十四進(jìn)制電路來(lái)實(shí)現(xiàn)。所有計(jì)時(shí)結(jié)果由六位數(shù)碼管顯示。1.3工作原理數(shù)字電子鐘由振蕩器、分頻器 計(jì)數(shù)器、譯碼顯示、報(bào)時(shí)等電路組成。振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過(guò)分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒計(jì)數(shù)器滿60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“24翻1”規(guī)律計(jì)數(shù)。計(jì)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示，計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路“校時(shí)”“校分”“清零”。秒脈沖可以通過(guò)分頻電路得到

7、。通過(guò)報(bào)時(shí)設(shè)計(jì)模塊可以實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)及定時(shí)鬧鈴，譯碼顯示由七段譯碼器完成，顯示由數(shù)碼管構(gòu)成，采用的是動(dòng)態(tài)顯示方式。數(shù)碼管動(dòng)態(tài)顯示：動(dòng)態(tài)掃描電路將計(jì)數(shù)器輸出的8421BGD碼轉(zhuǎn)換為數(shù)碼管需要的邏輯狀態(tài)，并且輸出數(shù)碼管的片選信號(hào)和為選信號(hào)。所謂動(dòng)態(tài)掃描顯示方式是在顯示某一位LED顯示塊的數(shù)據(jù)的時(shí)候，讓其它位不顯示，然后再顯示下一位的數(shù)據(jù)。只要保證每一位顯示的時(shí)間間隔不要太大，利用人眼的視覺暫留的現(xiàn)象，就可以造成各位數(shù)據(jù)同時(shí)顯示的假象。一般每一位的顯示時(shí)間為110ms。3、 單元電路的設(shè)計(jì)，仿真與分析（1）分頻模塊（fenpin）1）程序：library ieee;use ieee.std_logic

8、_1164.all;entity fenpin is port(clk6:in std_logic; q1000,q5,q1:out std_logic);end fenpin;architecture ccc_arc of fenpin issignal x:std_logic;begin process(clk6) variable cnt:integer range 0 to 24999; begin if clk6event and clk6=1 then if cnt24999 then cnt:=cnt+1; else cnt:=0; x=not x; end if; end if

9、;end process;q1000=x;process(x)variable cnt2:integer range 0 to 999;variable y:std_logic;begin if xevent and x=1 then if cnt2999 then cnt2:=cnt2+1; q1=0; else cnt2:=0; q1=1; end if; end if;if xevent and x=1 theny:=not y;end if;q5=y;end process;end ccc_arc;2）仿真波形：3） 仿真結(jié)果分析：產(chǎn)生用于計(jì)時(shí)，掃描輸入，掃描顯示，以及蜂鳴器所需的各個(gè)

10、頻率的信號(hào)。（2）秒模塊（second）1）程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second is port (clk1,en1:in std_logic; qa:out std_logic_vector(3 downto 0); co1:out std_logic; qb:out std_logic_vector(3 downto 0);end second;architecture cc of second issignal cout2,cout1:std_lo

11、gic_vector(3 downto 0);signal mm: std_logic;beginprocess(clk1,en1)beginif en1=1 thencout2=0000;cout1=0000;elsif (clk1event and clk1=1)thenif (cout2=1 and cout1=8) then cout2=cout2;cout1=cout1+1;mm=1;elsif (cout2=1 and cout1=9) then cout2=0000;cout1=0000;mm=0;else if (cout1=9) then cout2=cout2+1;cout

12、1=0000;mm=0; else cout2=cout2;cout1=cout1+1;mm=0; end if;end if; end if;end process;co1=mm;qa=cout2;qb=cout1;end cc;2）仿真波形：3） 仿真結(jié)果分析：該模塊實(shí)際是一個(gè)六十進(jìn)制計(jì)數(shù)器，而六十秒為一分鐘，故用此模塊可以作為秒部分設(shè)計(jì)，通過(guò)觀察可知，仿真波形是正確可行的。（3）分模塊（minute）1）程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute is

13、port (clk2,en2:in std_logic; qc:out std_logic_vector(3 downto 0); co2:out std_logic; qd:out std_logic_vector(3 downto 0);end minute;architecture bb of minute issignal cout2,cout1:std_logic_vector(3 downto 0);signal cc:std_logic;beginprocess(clk2,en2)beginif en2=1 thenif (clk2event and clk2=1)thenif

14、(cout2=1 and cout1=8) then cout2=cout2;cout1=cout1+1;cc=1;elsif (cout2=1 and cout1=9) then cout2=0000;cout1=0000;cc=0;else if (cout1=9) then cout2=cout2+1;cout1=0000;cc=0; else cout2=cout2;cout1=cout1+1;cc=0; end if;end if;end if; end if;end process;co2=cc;qc=cout2;qd=cout1;end bb2）仿真波形：3） 仿真結(jié)果分析：此模

15、塊實(shí)際也是一個(gè)六十進(jìn)制的計(jì)數(shù)器模塊，六十分鐘即為一個(gè)小時(shí)，用此模塊就成功解決了分設(shè)計(jì)模塊這個(gè)難題。從仿真波形可知，該設(shè)計(jì)時(shí)正確的。（4）時(shí)模塊（hour）1）程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour is port (clk3,en3:in std_logic; qe:out std_logic_vector(3 downto 0); qf:out std_logic_vector(3 downto 0);end hour;architecture aa of

16、hour issignal cout2,cout1:std_logic_vector(3 downto 0);beginprocess(clk3,en3)beginif en3=1 thenif (clk3event and clk3=1)thenif (cout2=4 and cout1=0) then cout2=0000;cout1=0000;else if (cout1=9) then cout2=cout2+1;cout1=0000; else cout2=cout2;cout1=cout1+1; end if;end if;end if; end if;end process;qe

17、=cout2;qf=cout1;end aa;2）仿真波形：3） 仿真結(jié)果分析：這是一個(gè)24計(jì)數(shù)器，用來(lái)表示24小時(shí)，通過(guò)波形可知，程序設(shè)計(jì)正確，正常計(jì)時(shí)是每次清零后從00:00:00開始計(jì)時(shí)的，若要從預(yù)置時(shí)間開始，可以通過(guò)“校時(shí)”“校分”“清零”三個(gè)按鍵調(diào)整時(shí)間。（5）數(shù)碼顯示驅(qū)動(dòng)模塊1）程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hhh isport(n1,n2,n3,n4,n5,n6:in std_logic_vector(3 downto 0); a:in std_

18、logic_vector(2 downto 0); qqq:out std_logic_vector(3 downto 0);end hhh;architecture dd of hhh is begin with a selectqqq=n1 when 000, n2 when 001, n3 when 010, n4 when 011, n5 when 100, n6 when 101, 0000 when others;end dd;2）仿真波形：3） 仿真結(jié)果分析：其實(shí)這是一個(gè)選擇器，從波形圖可以很容易看出來(lái)。它是用來(lái)選擇需要顯示的數(shù)字，比如秒的十位，就會(huì)選擇n1到譯碼顯示器顯示出來(lái)，

19、具備驅(qū)動(dòng)數(shù)碼管的作用!(6)片選模塊（sell）1）程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ggg isport(m:in std_logic_vector(2 downto 0); b:out std_logic_vector(5 downto 0); end ggg;architecture ee of ggg is begin with m selectb=100000 when 000, 010000 when 001, 001000 when 010, 000

20、100 when 011, 000010 when 100, 000001 when 101, 000000 when others;end ee;2）仿真波形：3） 仿真結(jié)果分析：設(shè)置時(shí)間時(shí)將所需的數(shù)據(jù)傳給顯示模塊，當(dāng)設(shè)置鬧鈴時(shí)將數(shù)據(jù)傳給鬧鐘和顯示模塊。 (7)譯碼顯示模塊(display)1）程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decoder isport(x:in std_logic_vector(3 downto 0); y:out std_logic_ve

21、ctor(6 downto 0); end decoder;architecture one of decoder is begin with x selecty=1111110 when 0000, 0110000 when 0001, 1101101 when 0010, 1111001 when 0011, 0110011 when 0100, 1011011 when 0101, 1011111 when 0110, 1110000 when 0111, 1111111 when 1000, 1111011 when 1001, 0000000 when others;end one;

22、2）仿真波形：3） 仿真結(jié)果分析：此模塊是用來(lái)顯示時(shí)間的，采用動(dòng)態(tài)顯示方式。（8）報(bào)時(shí)模塊（alart）1) 程序：library ieee;use ieee.std_logic_1164.all;entity sst isport(h1,h0,m1,m0,s1,s0:in std_logic_vector(3 downto 0);clk4:in std_logic;q500:out std_logic);end sst;architecture sss of sst isbegin process(clk4,m1,m0,s1,s0)beginif (clk4event and clk4=1)

23、 then if (h1=0000 and h0=0111 and m1=0000 and m0=0000) or (m1=0101 and m0=1001 and s1=0101 and s0=1001)then q500=1; else q500=0;end if;end if;end process;end sss;2) 仿真波形：3) 仿真結(jié)果分析：通過(guò)觀察波形可知，當(dāng)時(shí)鐘時(shí)間與整點(diǎn)或鬧鈴預(yù)設(shè)時(shí)間相同時(shí)，給出一個(gè)脈沖信號(hào)，使蜂鳴器鳴叫，實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)和定時(shí)鬧鈴功能。（9）六進(jìn)制計(jì)數(shù)器模塊（cnt6）1）程序：library ieee;use ieee.std_logic_1164.all

24、;use ieee.std_logic_unsigned.all;entity cnt6 is port (clk5:in std_logic; n:out std_logic_vector(2 downto 0);end cnt6;architecture behav of cnt6 issignal q1:std_logic_vector(2 downto 0);beginprocess(clk5)beginif clk5event and clk5=1 then if q15 then q1=q1+1; else q10);end if;end if; end process;n=q1;

25、end behav;2）仿真波形：3) 仿真結(jié)果分析：很明顯可以看出這是一個(gè)簡(jiǎn)單的六進(jìn)制計(jì)數(shù)器。它與3-6譯碼器配合作用產(chǎn)生片選信號(hào)。（10）兩輸入與模塊（and2a）1）程序：library ieee;use ieee.std_logic_1164.all;entity anda isport (a1,b1:in std_logic; y:out std_logic);end anda;architecture an of anda isbeginy=a1 and b1;end an;2）仿真波形：3) 仿真結(jié)果分析：經(jīng)觀察波形，程序正確。該與門的兩個(gè)輸入端分別為秒模塊和分模塊的進(jìn)位輸出信號(hào)

26、，當(dāng)它們均為高電平時(shí)，時(shí)模塊使能端即為高電平，時(shí)模塊工作。（11）兩輸入或模塊(or2a)1）程序：library ieee;use ieee.std_logic_1164.all;entity or_1 isport (a1,b1:in std_logic; y:out std_logic);end or_1;architecture oo of or_1 isbeginyclk,q1=h,q1000=z);u2:second port map(clk1=h,en1=sc,qa=k,qb=l,co1=I);u0:or_1 port map(a1=i,b1=sb,y=a);u3:minute

27、port map(clk2=h,en2=a,qc=e,qd=f,co2=j);u30:anda port map(a1=i,b1=j,y=b);u31:or_1 port map(a1=b,b1=sa,y=c);u4:hour port map(clk3=h,en3=c,qe=u,qf=v);u5:sst port map(h1=u,h0=v,m1=e,m0=f,s1=k,s0=l,clk4=h,q500=q1);u6:hhh port map(n1=k,n2=l,n3=e,n4=f,n5=u,n6=v,qqq=t,a=s);u7:ggg port map(b=r,m=s);u8:cnt6 p

28、ort map(n=s,clk5=z);u9:decoder port map(x=t,y=q0);end architecture main;2） 仿真波形：3）仿真結(jié)果分析：本次試驗(yàn)給出的頻率是50MHZ，用QUARTUS-2軟件把數(shù)字鐘的全部工作過(guò)程記錄下來(lái)不容易，故這幅圖只是其工作的一小部分。將程序下載到FPGA芯片中，并與硬件部分對(duì)應(yīng)連接好，可以驗(yàn)證到我們所預(yù)期的所有功能，故可知該頂層文件是正確的，每一個(gè)模塊的功能也都是正確的，模塊之間的連接也都是正確的。在軟件調(diào)試仿真過(guò)程中，我們以參考資料上的程序?yàn)槟０澹罁?jù)個(gè)人的需要添加修改各個(gè)功能模塊，盡管有模板作為參考，仿真過(guò)程中還是出了很多

29、的問(wèn)題，例如在做數(shù)碼管動(dòng)態(tài)顯示中，我們采用了NPN型9013晶體三極管作為數(shù)碼管的接地驅(qū)動(dòng)，這里的片選信號(hào)應(yīng)該是高電平有效，我們?cè)绦蚴堑碗娖?，?jīng)過(guò)多次的和其他組的學(xué)習(xí)交流中，找到了這個(gè)錯(cuò)誤。解決分頻問(wèn)題中，我們也在分頻模塊中做了修改，得到我們所需要的頻率。5、 硬件電路設(shè)計(jì)與安裝電路（1） 按照電路功能設(shè)計(jì)好硬件部分安裝圖（電路安裝圖詳見末頁(yè)圖b）；（2） 焊接前應(yīng)先排好線，再焊接電路，注意不能飛線，可正反穿線焊接；（3） 焊接過(guò)程中注意各引腳的功能，不能接錯(cuò)；（4） 焊接完后需要仔細(xì)檢查后方能通電，電源電壓為5V。所需元器件清單元器件規(guī)格數(shù)量元器件規(guī)格數(shù)量電阻1K11開關(guān)單刀雙置4電阻20

30、018杜邦線若干三極管90136插針50數(shù)碼管共陰6導(dǎo)線若干萬(wàn)能板1蜂鳴器16、 硬件電路安裝與調(diào)試1）借助杜邦線將芯片與所焊接硬件電路根據(jù)之前鎖定好的引腳一 一連接好，在本設(shè)計(jì)中，各引腳鎖定情況是：clk：17，q00q06 分別對(duì)應(yīng)芯片引腳：65,63,59,57,53,51,47 ；r0r5分別對(duì)應(yīng)芯片引腳：42,40,31,28,26,24,；sa,sb,sc分別對(duì)應(yīng)芯片引腳： 80,86,92; q1對(duì)應(yīng)芯片引腳: 44，q00 q06對(duì)應(yīng)數(shù)碼管的a,b,c,d,e,f,g;r指片選信號(hào)的六個(gè)輸出；sa、sb、sc對(duì)應(yīng)校時(shí)電路的“校時(shí)”“校分”“清零”三個(gè)按鍵；q1指報(bào)時(shí)電路輸出，當(dāng)其為高電平時(shí)，蜂鳴器鳴叫；增加一個(gè)插針用來(lái)與蜂鳴器相連，用來(lái)實(shí)現(xiàn)中斷鬧鈴的功能。2）硬件與軟件兩部分正確連接之后，接上5伏的電源，仔細(xì)觀看數(shù)碼管的顯示情況，在驗(yàn)證功能的過(guò)程中，并不是一帆風(fēng)順的，經(jīng)過(guò)很多次的修改和改進(jìn)，最后才獲得滿意的成果。7、 調(diào)試結(jié)果調(diào)試結(jié)果：芯片與硬件電路連接好通電后，六個(gè)數(shù)碼管可以