EDA技術(shù)復(fù)習(xí)大綱

1、EDA 技術(shù)復(fù)習(xí)大綱1. 題型：填空，判斷改錯(cuò)，編程題編程題、問答題，共 100 分。2. EDA、FPGA及quartus軟件基礎(chǔ)知識(shí)：如 quartus相關(guān)文件的后綴名； quartus 軟件使用常用命令，如管腳分配，編 譯，編程下載等3. 復(fù)習(xí)計(jì)數(shù)器、分頻電路的設(shè)計(jì)、 7 段譯碼器設(shè)計(jì)、數(shù)字時(shí) 鐘、數(shù)字秒表的設(shè)計(jì)。4. 編程題實(shí)體部分已經(jīng)寫好。EDA 復(fù)習(xí)基礎(chǔ)知識(shí)要點(diǎn)1. EDA 的概念EDA 電子設(shè)計(jì)自動(dòng)化）是現(xiàn)代電子設(shè)計(jì)技術(shù)的核心。 EDA 就是依靠功能強(qiáng)大的電子計(jì)算 機(jī)，在 EDA 工具軟件平臺(tái)上，對以硬件描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文 件，自動(dòng)的完成邏輯編譯、化

2、簡、分割、綜合優(yōu)化仿真，直至下載到可編程邏輯器件CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC 芯片中，實(shí)現(xiàn)既定的電子線路的功能。2. EDA 的發(fā)展階段CAD 是 EDA 技術(shù)發(fā)展的早期階段，此階段僅僅使用計(jì)算機(jī)進(jìn)行輔助繪圖工作。CAE 是在 CAD 的工具逐步完善的基礎(chǔ)上發(fā)展起來的，它開始用計(jì)算機(jī)將許多單點(diǎn)工具集 成在一起使用。20 世紀(jì) 90 年代電子技術(shù)的飛速發(fā)展促使現(xiàn)在的 EDA 技術(shù)的形成。出現(xiàn)了 EDA 設(shè)計(jì)的概 念，并發(fā)展至今天。3. EDA 設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入設(shè)計(jì)處理設(shè)計(jì)校驗(yàn)器件編程器件驗(yàn)證4. 設(shè)計(jì)輸入的三種方式 原理圖方式文本輸入方式波形輸入方式5. 設(shè)計(jì)處理的步驟

3、 設(shè)計(jì)編譯和檢查 信號(hào)線有無漏接，信號(hào)有無雙重來源，關(guān)鍵詞有無錯(cuò)誤） 優(yōu)化設(shè)計(jì)和綜合 適配和分割 布局和布線 生成編程數(shù)據(jù)文件6. 常用對應(yīng)的后綴名 原理圖文件 .bdf VHDL 語言文件 .vhd Verilog HDL 文件 .v 仿真波形文件 .vwf7. 可編程邏輯器件的分類LDPLD 和高密度可編程邏輯 按集成密度分類 可編程邏輯器件從集成密度上可分為低密度可編程邏輯器件器件 HDPLD 兩類。LDPLD 通常是指早期發(fā)展起來的、集成密度小于 1000 門/片左右的 PLD 如 ROM 、 PLA 、PAL 和 GAL 等。HDPLD 包括可擦除可編程邏輯器件 EPLDErasab

4、le Programmable Logic Device ）、復(fù)雜 可編程邏輯器件 CPLDComplex PLD ）和 FPGA 三種，其集成密度大于 1000 門/片。如Altera 公司的 EPM9560 ，其密度為 12000門/片， Lattice 公司的 pLSI/ispLSI3320 為 14000 門/片等。目前集成度最高的HDPLD 可達(dá) 5 億晶體管 /片以上。 按編程方式分類可編程邏輯器件的編程方式分為兩類：一次性編程OTPOne Time Programmable）器件和可多次編程 MTPMany Time Programmable ）器件。OTP 器件是屬于一次性使用

5、的器件，只允許用戶對器件編程一次，編程后不能修改，其 優(yōu)點(diǎn)是可靠性與集成度高，抗干擾性強(qiáng)。MTP 器件是屬于可多次重復(fù)使用的器件，允許用戶對其進(jìn)行多次編程、修改或設(shè)計(jì)，特 別適合于系統(tǒng)樣機(jī)的研制和初級(jí)設(shè)計(jì)者的使用。 根據(jù)各種可編程元件的結(jié)構(gòu)及編程方式，可編程邏輯器件通常又可以分為四類：a.采用一次性編程的熔絲Fuse）或反熔絲Antifuse ）元件的可編程器件，如PROM、PAL 和 EPLD 等。b .采用紫外線擦除、電可編程元件，即采用EPROM、UVCMOS 工藝結(jié)構(gòu) 即指EEPROM 工藝結(jié)構(gòu)）的可多次編程器件。c. 采用電擦除、電可編程元件。其中一種是E2PROM，另一種是采用快閃

6、存儲(chǔ)器單元 Flash Memory ）結(jié)構(gòu)的可多次編程器件。d. 基于基于查找表 LUT、靜態(tài)存儲(chǔ)器 SRAM工藝的可多次編程器件。目前多數(shù)FPGA 是基于 SRAM 結(jié)構(gòu)的可編程器件。 按結(jié)構(gòu)特點(diǎn)分類PLD 按結(jié)構(gòu)特點(diǎn)分為陣列型 PLD 和現(xiàn)場可編程門陣列型 FPGA 兩大類。陣列型 PLD 的基本結(jié)構(gòu)由與陣列和或陣列組成。簡單 PLD 如 PROM 、 PLA 、 PAL 和 GAL 等）、 EPLD 和 CPLD 都屬于陣列型 PLD ?，F(xiàn)場可編程門陣列型 FPGA 具有門陣列的結(jié)構(gòu)形式，它有許多可編程單元 或稱邏輯功能 塊）排成陣列組成，稱為單元型 PLD。 按其結(jié)構(gòu)的復(fù)雜程度及性能

7、的不同分類 一般可分為四種： SPLD、 CPLD、 FPGA 及 ISP 器件。8.4種不同的可編程邏輯器件簡單可編程邏輯器件 SPLD ）簡單可編程邏輯器件 SPLDSimple Programmable Logic Device ）是可編程邏輯器件的早期 產(chǎn)品。最早出現(xiàn)在 20 世紀(jì) 70 年代，主要是可編程只讀存儲(chǔ)器 PROM ）、可編程邏輯陣 列PLA ）、可編程陣列邏輯PAL ）及通用陣列邏輯GAL ）器件等。簡單 PLD的典型結(jié) 構(gòu)是由與陣列及或陣列組成的，能有效實(shí)現(xiàn)以“乘積和”為形式的布爾邏輯函數(shù)。 復(fù)雜可編程邏輯器件 CPLD ）復(fù)雜可編程邏輯器件 CPLDComplex P

8、rogrammable Logic Device ）出現(xiàn)在 20 世紀(jì) 80 年代 末期。其結(jié)構(gòu)上不同于早期 SPLD 的邏輯門編程，而是采用基于乘積項(xiàng)技術(shù)和 E2PROM 或Flash）工藝的邏輯塊編程，不但能實(shí)現(xiàn)各種時(shí)序邏輯控制，更適合做復(fù)雜的組合邏輯 電路。 現(xiàn)場可編程門陣列 FPGA ）現(xiàn)場可編程門陣列 FPGAField Programmable Gate Array ）是由美國 Xilinx 賽靈思）公司 率先開發(fā)的一種通用型用戶可編程器件。 FPGA 與 SPLD 和 CPLD 的結(jié)構(gòu)完全不同，它不 包括與門和或門，目前應(yīng)用最多的 FPGA 是采用對基于查找表技術(shù)和 SRAM 工

9、藝的邏輯 塊編程來實(shí)現(xiàn)所需的邏輯功能的。同 CPLD 相比，它的邏輯塊的密度更高、觸發(fā)器更多、 設(shè)計(jì)更靈活，多用于大規(guī)模電路的設(shè)計(jì)，尤其更適合做復(fù)雜的時(shí)序邏輯。但因?yàn)镕PGA 采 用的是 SRAM 工藝，掉電后數(shù)據(jù)會(huì)丟失，因此實(shí)際應(yīng)用時(shí)還須外掛一個(gè) E2PROM 或 Flash Memory 來存儲(chǔ)編程數(shù)據(jù)。 在系統(tǒng)可編程邏輯器件 ISP） 在系統(tǒng)可編程邏輯器件 ISPIn-System Programmable PLD ,通常簡稱 ISP-PLD ）是 1992 年 由美國的 Lattice 萊迪思）公司率先推出的。它是一種采用了在系統(tǒng)可編程技術(shù)的 PLD， 與傳統(tǒng)編程技術(shù)的最大區(qū)別是它不使

10、用編程器，而是通過下載電纜與計(jì)算機(jī)直接相連，用 戶在自己設(shè)計(jì)的目標(biāo)系統(tǒng)中直接對器件編程。這種全新的設(shè)計(jì)方法可以使可編程邏輯器件 先裝配后編程，成為產(chǎn)品后還可以反復(fù)編程，使生產(chǎn)維護(hù)和系統(tǒng)更新都發(fā)生了革命性的變 化。在系統(tǒng)編程是使用一根下載電纜一端連在計(jì)算機(jī)的并行打印口上，另一端接在裝配了可編 程邏輯器件的PCB板上的插頭中 目前大都使用JTAG 口），早期的PLD是不支持ISP技 術(shù)的，目前的CPLD、FPGA都支持ISP技術(shù)可實(shí)現(xiàn)在線編程。8. ISP 概念I(lǐng)SPIn-System Programming ）在系統(tǒng)可編程，指電路板上的空白器件可以編程寫入最終用 戶代碼，而不需要從電路板上取下器

11、件。9. VHDL 的概念VHDL 全 名 超 高 速 集 成 電 路 硬 件 描 述 語 言 Very-High-Speed Integrated Circuit HardwareDescription Language ）。其有以下幾個(gè)特點(diǎn)： VHDL 具有強(qiáng)大的功能，覆蓋面廣，描述能力強(qiáng)。 VHDL 有良好的可讀性。 VHDL 有良好的可移植性。 使用 VHDL 可以延長設(shè)計(jì)的生命周期。 VHDL 支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。 VHDL 有利于保護(hù)知識(shí)產(chǎn)權(quán)。1、2.基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入宀 宀綜合宀適配tt編程下載t硬件測試。A.

12、 功能仿真B. 時(shí)序仿真C. 邏輯綜合D. 配置3. IP 核在 EDA 技術(shù)和開發(fā)中具有十分重要的地位；提供用 VHDL 等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的 IP核為。A. 軟 IPB. 固 IPC. 硬 IPD. 全對4. 綜合是 EDA 設(shè)計(jì)流程的關(guān)鍵步驟，在下面對綜合的描述中， 是錯(cuò)誤的。A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。B. 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與 FPGA / CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文 件。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D. 綜合可理解為，將軟件描述與

13、給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種 映射關(guān)系是唯一的 即綜合結(jié)果是唯一的）。5. 大規(guī)?？删幊唐骷饕蠪PGA、 CPLD 兩類，其中 CPLD 通過 實(shí)現(xiàn)其邏輯功能。A. 可編程乘積項(xiàng)邏輯B. 查找表 LUT ）C. 輸入緩沖D.輸出緩沖6. VHDL 語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 。A. 器件外部特性B.器件的內(nèi)部功能C. 器件外部特性與內(nèi)部功能D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗即面積優(yōu)化），以及提高運(yùn)行速度END CNT10 。ARCHITECTURE bhv OF ISSI

14、GNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0。BEGINPROCESS (CLKIF THENIF Q1 10 THENQ1 0- 邊沿檢測- 置- 加1ELSEQ1 。Y : STD_LOGIC_VECTOR(_DOWNTO 0 。END bmux 。ARCHITECTURE bhv OF bmux ISBEGINy - 4CLK : IN STD_LOGIC 。- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0 - 6END LED7SEG 。- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL

15、 TMP : STD_LOGIC 。- 9BEGIN- 10SYNC : PROCESS(CLK, A- 11BEGIN- 12IF CLKEVENT AND CLK = 1 THEN- 13 TMP - 17BEGIN- 18CASE TMP IS- 19WHEN 0000 = LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 。END ENTITY HAD ARCHITECTURE fh1 BEGINc 。 d AND(a NAND bEND ARCHITECTURE fh1 。五、請按題中要求寫出相應(yīng)1.帶計(jì)數(shù)使能的異

16、步復(fù)位計(jì)數(shù)器 輸入端口：OF HAD ISVHDL程序elkrsten load data輸出端口：2.看下面原理圖，寫出相應(yīng)時(shí)鐘信號(hào)異步復(fù)位信號(hào)計(jì)數(shù)使能同步裝載裝載）數(shù)據(jù)輸入, 計(jì)數(shù)輸出，位寬為VHDL描述位寬為1010六、分制成下要模控器addrcnt）、內(nèi)嵌雙口RAMadram ）。控制器制，和 adram的寫入操作。 Adram 疋 據(jù)。試分別回答問題旦一個(gè)LPM wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0 wren : IN STD_LOGIC := 1 q

17、岀數(shù)據(jù)。END adram 。試用例化語句，對整個(gè)EDA一、單項(xiàng)選擇題1、2.基于EDA軟件的B_4.5.寫入數(shù)據(jù)寫入地址讀地址寫使能:OUT STD_LOGIC_VECTOR (11 DOWNTO 0 -FPGA采集控制模塊進(jìn)行 VHDL描述試卷答案FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入-_A_-綜合-適配P14-編程下載-硬件測試。100X0啟動(dòng)12位轉(zhuǎn)換100X1啟動(dòng)8位轉(zhuǎn)換1011X12位并行輸岀有效10100高8位并行輸岀有效10101低4位加上尾隨4個(gè)0有效A.功能仿真B.時(shí)序仿真C.邏輯綜合D.配置VHDL等硬件描述語言描述的功能IP 核為 A 。P253. IP核

18、在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用 塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的A.軟 IPB.固 IPC.硬IPD.全對D是錯(cuò)誤的。P154. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對綜合的描述中，A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。B. 綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種 映射關(guān)系是唯一的 即綜合結(jié)果是唯一的)。5. 大規(guī)模可編程器件主要有FP

19、GA、CPLD兩類，其中 CPLD通過_A_實(shí)現(xiàn)其邏輯功能。P42B.查找表END CNT10 。ARCHITECTURE bhv OF CNT10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0。BEGINPROCESS (CLKBEGINIF CLKEVENT AND CLK = 1 THEN - 邊沿檢測 IF Q1 10 THENQ1 0。- 置零ELSEQ1 = Q1 + 1。- 加1END IF 。END IF 。END PROCESS 。Q 。END bmux 。ARCHITECTURE bhv OF bmux IS BEGINB。END bh

20、v 。三、VHDL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問題LIBRARY IEEE 。- 1USE IEEE.STD_LOGIC_1164.ALL 。- 2ENTITY LED7SEG IS- 3PORT ( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0- 4CLK : IN STD_LOGIC 。- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0 - 6END LED7SEG 。- 7ARCHITECTURE one OF LED7SEG IS- 8 SIGNAL TMP : STD_LOGIC 。- 9BEGIN- 10SYNC : PRO

21、CESS(CLK, A- 11BEGIN- 12IF CLKEVENT AND CLK = 1 THEN- 13TMP - 17BEGIN- 18 CASE TMP IS- 19WHEN 0000 = LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 。錯(cuò)誤2行號(hào)：29程序改為：該語句后添加 WHEN OTHERS = LED7S = 0000000。四、閱讀下列VHDL程序，畫出原理圖oEND ENTITY HAD 。ARCHITECTURE fh1 OF HAD ISBEGINc 。d AND(a NAND b。END

22、ARCHITECTURE fh1 。五、請按題中要求寫出相應(yīng)VHDL程序1.帶計(jì)數(shù)使能的異步復(fù)位計(jì)數(shù)器輸入端口：elk時(shí)鐘信號(hào)rst異步復(fù)位信號(hào)en計(jì)數(shù)使能load同步裝載data裝載）數(shù)據(jù)輸入，位寬為 10輸出端口：q計(jì)數(shù)輸出，位寬為10LIBRARY IEEE 。USE IEEE.STD_LOGIC_1164.ALL 。USE IEEE.STD_LOGIC_UNSIGNED.ALL ENTITY CNT1024 ISPORT (CLK, RST, EN, LOAD: IN STD_LOGIC。DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0Q : OUT STD

23、_LOGIC_VECTOR (9 DOWNTO 0 END CNT1024。ARCHITECTURE ONE OF CNT1024 IS BEGINPROCESS (CLK, RST, EN, LOAD, DATAVARIABLE Q1 : STD_LOGIC_VECTOR （9 DOWNTO 0。BEGINIF RST = 1 THENQ1 := （OTHERS = O。ELSIF CLK = 1 AND CLKEVENT THENIF LOAD = 1 THENQ1 := DATA 。ELSEIF EN = 1 THENQ1 := Q1 + 1。END IF。END IF。END IF。Q

24、 v= Q1 oEND PROCESSoEND ONE o2. 看下面原理圖，寫出相應(yīng)VHDL描述LIBRARY IEEE 。USE IEEE.STD_LOGIC_1164.ALL 。ENTITY TRI_STATE ISPORT （ E, A : IN STD_LOGIC 。Y : INOUT STD_LOGIC 。 B : OUT STD_LOGIC 。END TRI_STATE 。ARCHITECTURE BEHAV OF TRI_STATE ISBEGINPROCESS （E, A, YBEGINIF E = O THENB = Y oY = Z oELSEB = Z oY = A o

25、END IF oEND PROCESS oEND BEHAV o六、綜合題下圖是一個(gè) A/D采集系統(tǒng)的部分，要求設(shè)計(jì)其中的FPGA采集控制模塊，該模塊由三個(gè)部分構(gòu)成：控制器 。end addr_cnt 。architecture one of addr_cnt issignal tmp : std_logic_vector (9 downto 0 beginprocess (clkinc, cntclrbeginif clkincevent and clkinc = 1 thenif cntclr = 1 thentmp 0 elsetmp = tmp + 1。end if 。end ifen

26、d process wraddr status, clk : in std_logic cs, ce,aO, rc, k12_8,clkincoutstd_logicrddataout std_logic_vector(11downto0 。end control 。 architecture behav of control istype con_st is (s0, s1, s2, s3, s4。signal cst, nst : con_st 。signal lock : std_logic 。signal reg12 : std_logic_vector (11 downto 0。be

27、gina0 = 0 。k12_8 = 1 。ce = 1。cs beginif clkevent and clk = 1 then cst begincase (cst iswhen s0 = rc = 1。 lock = 0 。 nst rc = 0。 lock = 0 。 nst if status = 1 then nst = s3。end if。rc = 1 。 lock rc = 1。 lock = 1 。 nst rc = 1。 lock = 0 。 nst nst beginif lock = 1 and lockevent then reg12 = addata 。end if

28、 。end process 。 rddata = reg12。clkinc end behav5. 已知 adram 的端口描述如下 ENTITY adram IS PORT(data : IN STD_LOGIC_VECTOR (11 DOWNTO 0 。 - 寫入數(shù)據(jù) wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0。 - 寫入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0。 - 讀地址wren : IN STD_LOGIC := 1 。 - 寫使能q: OUT STD_LOGIC_VECTOR (11 DOWN

29、TO 0 - 讀出數(shù)據(jù)。 END adram試用例化語句，對整個(gè) FPGA 采集控制模塊進(jìn)行 VHDL 描述 library ieee 。use ieee.std_logic_1164.all 。 entity daco isport (clk, cntclr, status : in std_logic addata : instd_logic_vector(11 downtordaddr : in std_logic_vector (9 downto 0(11 downtocs, ce, a0, rc, k12_8 : out std_logicrddata : out std_logic

30、_ve: instd_logic_vector(11status, clk :in std_logic。cs, ce,a0, rc, k12_8,clkincrddata: out std_logic_vectordowntoout(110 。end daco 。 architecture one of daco iscomponent control is port ( addata 0 。std_logic 。downto 0 。end component 。 component addr_cnt isport (clkinc, cntclr : in std_logicwraddr do

31、wnto 0 。end component 。 component adram IS PORT ( data : IN 0。 - 寫入數(shù)據(jù) wraddress:IN0 。 - 寫入地址 rdaddress:IN0 。 - 讀地址outstd_logic_vectorSTD_LOGIC_VECTORSTD_LOGIC_VECTORSTD_LOGIC_VECTOR(9(11(9(9DOWNTODOWNTODOWNTOwren: IN STD_LOGIC := 1 。 - 寫使能q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0 - 讀出數(shù)據(jù)。END component 。r

32、daddress = rdaddr, wren =signal rds : std_logic_vector (11 downto 0。u1 : controlportmap(addata=addata,status=status,clk= clk,cs= cs,ce = ce,a0= a0, rc = rc,k12_8 = k12_8,clkinc= clkinc,rddata = rds 。u2 : addr_cntportmap(clkinc=clkinc,cntclr=cntclr, wraddr = wraddr。u3 : adramportmap (data= rds,wraddr

33、ess=signal clkinc : std_logic 。signal wraddr : std_logic_vector (9 downto 0 beginwraddr,1, q = rddata end one 。全加器的VHDL程序設(shè)計(jì)：全加器的邏輯表達(dá)式為:Co =a?b)+a?ci ) + 。FOUT : OUT STD_LOGIC 。END。ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC 。BEGINP_REG: PROCESS(CLKVARIABLE CNT8 : STD_L0GIC_VECT0R(7 DOWNTO 0。BE

34、GINIF CLKEVENT AND CLK = 1 THENIF CNT8 = 11111111 THENCNT8 := D。FULL = 1。ELSE CNT8 := CNT8 + 1。FULL VARIABLE CNT2 : STD_LOGIC 。BEGINIF FULLEVENT AND FULL = 1 THENCNT2 := NOT CNT2。IF CNT2 = 1 THEN FOUT = 1。ELSE FOUT = 0。END IF。 END IF。END PROCESS P_DIV。END。1) 上述VHDL描述所實(shí)現(xiàn)的功能是一一數(shù)控分頻器，D端口輸入不同的數(shù)據(jù)，可以得到不同的分頻輸出。2)已知CLK時(shí)鐘頻率是10MHZ要使輸出信號(hào)的頻率 FOU為50KHZ該如何實(shí)現(xiàn)？根據(jù) 分頻原理：_ ac ，所以輸入端口 D端口應(yīng)該輸入數(shù)據(jù)為156,標(biāo)準(zhǔn)邏輯矢量形式為：“ 10011100”，即D端口應(yīng)該輸入數(shù)據(jù)“ 10011100 ”，即可實(shí)現(xiàn) FOUT為50KHZ數(shù)字秒表設(shè)計(jì)-用VHDL語句設(shè)計(jì)一個(gè)數(shù)字秒表，該秒表計(jì)時(shí)從 059秒。-秒低位QOUT2 : OUT STD_LOGIC