電壓基準及時間基準解析

1、01 電壓基準及時間基準所有模數轉換器(ADC)和數模轉換器(DAC)都需要一個基準信號，通常為電壓基準 。 ADC的數字輸出表示模擬輸入相對于它的基準的比率；DAC的數字輸入表示模擬輸 出相對它的基準的比率。有些轉換器有內部基準，有一些轉換器需要外部基準。不管怎樣所 有轉換器都必須有一個電壓(或電流)基準。數據轉換器的最早應用是用于緩慢變化信號的直流測量。在這種情況下，測 量 的精確定時并不重要。當今大多數數據轉換器是應用在數據采集系統(tǒng)，在這種系統(tǒng)中必須處 理大量等間隔的模擬采樣值，而且頻譜信息與幅度信息同樣重要，這里涉及到的采樣頻率或 時間基準(采樣時鐘或重建時鐘)與電壓基準一樣重要。電壓

2、基準問：一個電壓基準怎樣才算好?答：電壓基準與系統(tǒng)有關。在要求絕對測量的應用場合，其準確度受使用基準值 的準確度的限制。但是在許多系統(tǒng)中穩(wěn)定性和重復性比絕對精度更重要；而在有些數據采集 系統(tǒng)中電壓基準的長期準確度幾乎完全不重要，但是如果從有噪聲的系統(tǒng)電源中派生基準就 會引起誤差。單片隱埋齊納基準(如AD588和AD688)在10 V時具有1 mV初始準確度(001 %或100 ppm)， 溫度 系數為15 ppm/°C。這種基準用于未調整的12位系統(tǒng)中有足夠的準確度(1 LSB=244 ppm) ，但 還不能用于14或16位系統(tǒng)。如果初始誤差調整到零，在限定的溫度范圍內可用于14位和

3、16位 系統(tǒng)(AD588或AD688限定40溫度變化范圍，1 LSB=61 ppm)。對于要求更高的絕對精度，基準的溫度需要用一個恒溫箱來穩(wěn)定，并對照標準校準。在 許多系統(tǒng)中，12位絕對精度是不需要這樣做的，只有高于12位分辨率才可能需要。對于準確 度較低(價格也會降低)的應用，可以使用帶隙 基準。問：這里提到的“隱埋齊納”和“帶隙”基準是什么意思?答：這是兩種最常見的用于集成電路中的精密基準?！半[埋”或表層下齊納管比 較 穩(wěn)定和精確。它是由一個具有反向擊穿電壓修正值的二極管組成，這個二極管埋在集成電路 芯片的表層下面，再用保護擴散層覆蓋以免在表面下?lián)舸?，見圖11。圖11 表層齊納二極管與隱埋

4、齊納二極管結構圖 硅芯片表面和芯片內部相比有較多的雜質、機械應力和晶格錯位。這是產生噪聲和長期 不穩(wěn)定性的原因之一，所以隱埋式齊納二極管比表層式齊納二極管的噪聲小，而且穩(wěn)定得多 ，因此它被優(yōu)先采用于芯片基準源上作為精密的集成電路器件。但是隱埋式二極管的擊穿電壓標稱值大約為5 V或更大一些，而且為了使它處于最佳工作 狀態(tài)，必須吸收幾百微安的電流，所以這種方法對于必須工作在低電壓并且具有低功耗的基 準 來說是不適宜的。對于這樣的應用，我們寧愿用“帶隙”基準。于是研制出一個具有一個正 溫度系數的電壓用以補償具有負溫度系數的晶體管的V be ，用來維持一個恒定的“帶 隙”電壓(見圖12)三極管Q2發(fā)射

5、極面積是Q1的8倍；這兩個管子在R1上產生 一個正比于絕對溫度的電流，一個正比于絕對溫度的電壓與Q1的V be 串聯(lián)，產生電 壓VZ，它不隨溫度變化并且可以被放大(見圖12)，這個電壓等于硅的帶隙電壓(外推到 絕對零度)。圖12 帶隙基準原理圖 帶隙基準與最好的隱埋齊納基準相比，其準確度和穩(wěn)定性稍微差一點兒，但是溫度特性 可優(yōu)于3 ppm/°C。問：在使用電壓基準時應注意些什么問題?答：須記住好的模擬電路設計的基本考慮是：注意在高阻抗導體上的電壓降、 來自公共地線阻抗的噪聲和來自不適當的電源去耦產生的噪聲?？紤]基準電流流動的方向， 并且對容性負載要多加小心。問：我知道電壓降和噪聲的影

6、響，但是基準是不是必須向導體電壓降提供足夠大的 電流影響才明顯?答：通?；鶞孰娐穬炔渴墙涍^緩沖的，大多數情況可流出或流入510 mA電流。 有些應用需要這樣大的或更大一點的電流，例如把基準作為系統(tǒng)的基準。另外一種情況是 激勵高速閃爍式ADC的基準輸入，它具有非常低的阻抗。10 mA電流流過100 m阻抗，產生1 mV電壓降，這可能算是比較明顯的了。最高性能的電壓基準，如AD588和AD688，對于它們 的輸出和輸出接地端采用開爾文接法(見圖13)。接線時應靠近誤差源周圍的反饋回路避免 電壓降的影響；當電流緩沖放大器被用來驅動許多負載，或吸收流到錯誤方向的電流時它 們也可修正增益和 失調誤差。檢

7、測端應該接到緩沖放大器的輸出端(最好接在負載上)。 問：什么叫開爾文接法? 答：開爾文接法(Kelvin connections)又稱強制與檢測接法(force and sense connections )，是用來消除電路中導線上產生的電壓降影響的一種簡便方法。如圖14(a)所示，負載電 流 (IL)和導線電阻(R)在負載上產生一個電壓誤差，V ERROR =R×IL。圖14(b)所示 的開 爾文接法解決了放大器的強制環(huán)路內的導線電阻和檢測的負載電壓所帶來的問題。放大器對 負載電壓的任何誤差都做了修正。在圖14所示的電路中放大器的輸出電壓實際上應該為10 V+V ERROR ，在負

8、載上的電壓卻是所要求的10 V。AD588有三個放大器用來提供開爾文接法。放大器A2專門用來接地強制檢測，而獨立的 放大器A3和A4可任意選用作為其它的強制檢測接法的核心器件。 圖13 AD588功能框圖 圖14 開爾文接法的優(yōu)點 問：“流到錯誤方向”是什么意思?答：考慮一個工作電源電壓為+10 V、輸出為+5 V的基準。假如它的5 V輸出端 是通過 一個接地的電阻器取出的，那么電流將從基準端流出。假如電阻器不接到電源的+10 V端， 那 么電流將流入基準端。大多數基準允許電流流入或流出。但是有些基準只允許提供電流而不 吸收電流或者吸收能力比流出能力小得多。這樣的器件，利用產品說明中規(guī)定的輸出

9、電流方 式可以識別，對于有相當大的凈電流必須流入基準端的應用場合，就不能使用這種器件。一 個常見的例子是用一個正基準改為負基準(見圖15)。 問：為什么不去買一個負基準呢?答：因為大多數單極性電壓輸出的基準都是正基準。當然，兩端有源基準可用于 任何極性，它們的使用方法和齊納二極管相同(并且它們通常是帶隙基準)。對于被用作負基準的三端正基準，它肯定會吸收電流。它的輸出端連到 接地端，而它的 接地端(將成為負基準端)經過一個電阻器(或一個恒流源)接到負電源端。正電源端通常必須 接到正電源，它至少比接地端要高幾伏。但有一些器件也能用二端方式提供負基準：正電源 端和輸出端都接到接地端。電阻器RS(或恒

10、流源)必須選擇適合于負電源所要求值，并且基準負載電流、接地端電流和 輸出端電流都在額定范圍內。圖15 AD586負基準接線圖 問：容性負載是怎么回事?答：許多基準帶有輸出放大器，當接上大的容性負載工作時，輸出會變得不穩(wěn)定 并且可能振蕩。因此為了減少噪聲，在基準輸出端接上(幾個F或更大)的大電容是不妥當 的 ，但110 nF的電容常常是允許的，有一些基準(如AD588)有減少噪聲端，電容可以安全地 接 上去。假如提供強制檢測端，在容性負載條件下有可能改善回路動態(tài)特性。為弄清楚，請查 閱產品說明和咨詢制造廠家應用工程師。即使電路是穩(wěn)定的，使用大的容性負載也是不合理 的，因為這樣會使基準導通時間增加

11、。問：電源一接通，基準能立即導通嗎?答：決不是這樣。在許多基準中驅動基準元件(齊納管或帶隙基準)的電流是從穩(wěn) 定輸出中分流出來的。這種正反饋增加了直流穩(wěn)定性，但卻產生一個阻制啟動穩(wěn)定的“斷” 狀態(tài) 。芯片內部電路為了解決這個問題并且便于啟動，通常設計成吸收接近最小的電流，所以許 多基準要稍微慢一點才能達到指標(一般需要110 ms)。有些基準確實給出了比較快的 啟動特性，但也有一些還是比較慢的。假如設計師需要在電源接通后要求基準電壓能非常迅速地應用于電路中，就要挑選具有 足夠快的導通特性的基準，并且應使降噪電容(noise reduction capacitance)最小。為了 使系統(tǒng)省電，基

12、準導通延遲可能會限制數據轉換 系統(tǒng)選通供電的機會，即使基準位于轉換器芯片內部，這個問題仍然應該 考慮。另外考慮轉換器的電源起動特性在這種系統(tǒng)中也是同樣重要的。高精度的基準在電源接通后，芯片達到熱穩(wěn)定之前可能需要一個額外的熱穩(wěn)定周期并且 使 得受熱所引起的失調達到它們的最終穩(wěn)定值，這種影響在產品說明中將會給出，一般不超過 幾秒鐘的時間。問：能否使用高精度基準來代替內部基準使轉換器更準確?答：不必要。例如常規(guī)的AD574的換代產品高速AD674B出廠調整好的校準誤差 為 025%(±10 LSB)，它帶有內部基準準確度在±100 mV(1%)以內。因為10 V的025%為25

13、m V，所以滿度為10000 V±25 mV。 假如一個具有1%的AD674B，出廠調整時，用增加1%增益方法使?jié)M度成為10000 V 調整到高 的內部基準(101V)，倘若把精確度基準為1000 V的基準AD588接到AD674B基準的輸入端 ，滿度就變?yōu)?0100 V，誤差是原來指標中最大誤差的4倍，所以這種做法是不必要的。時間基準問：你為什么說系統(tǒng)的時鐘是一種基準?答：這個說法并不是指對模數轉換器所施加的轉換時鐘。原則上它用于數據采集 系統(tǒng)的采樣時鐘。在這些系統(tǒng)中，對于存儲、通信、計算分析或其它處理需要對信號按照預 定的間隔(通常是等間隔)重復采樣。采樣時鐘的品質是系統(tǒng)性能的一

14、個限制因素。問：晶體振蕩器是非常穩(wěn)定的，是嗎?答：晶體振蕩器雖然具有很好的長期穩(wěn)定性，但它經常產生短期的相位噪聲。如 果設計者不使用晶體振蕩器而使用RC弛張振蕩器(如555或4046)也會導入相位噪聲。弛張振 蕩器有很大的相位噪聲。問：怎樣才能保證采樣時鐘具有低的相位噪聲?答：在你的微處理器或數字信號處理器中不能使用晶體振蕩器電路作為采樣時鐘 源。在晶體振蕩器電路中盡可能不使用邏輯門電路。晶體振蕩器通常是用邏輯門過激勵晶體 構 成的，這不僅對長期穩(wěn)定性沒有好處，而且會引入比一個簡單的晶體管振蕩器還壞的相位噪 聲 。另外來自處理器的數字噪聲，或者從集成封裝的其它門電路來的數字噪聲(假設邏輯門用

15、作振蕩器)將作為相位噪聲出現(xiàn)在振蕩器輸出端。理想情況下，可使用一只晶體管或場效應管作為晶體振蕩器和具有一個邏輯門的緩沖器。 這個邏輯門和振蕩器本身具有去耦極好的電源。集成封裝的門電路將不被采用，因為來自那 里的邏輯噪聲將對信號相位調制(它們可以用在直流場合，但不能用于快速開關狀態(tài))。 假如在晶體振蕩器和各種模數轉換器的采樣時鐘輸入端之間有一個分頻器，要使這個分 頻器的電源與系統(tǒng)邏輯分別進行去耦，以使電源噪聲避開相位調制時鐘。采樣時鐘電源線應遠離所有的邏輯信號線以防止來自引入的相位噪聲干擾。同時它還應遠離 低電平模擬信號線，以免使之惡化。問：你已經告訴我不要使用處理器中的時鐘振蕩器作為采樣的時鐘源。為什么不能 使用?因為這些信號之間有一個恒定的相位關系，所以兩者用同一振蕩器不是很合理嗎?答：確實如此，但在這種情況下使用一個獨立的低噪聲振蕩器驅動處理器的時鐘 輸入和經過分離緩沖的采樣時鐘分頻器(雖然它們可封裝在一起)常常是比使用處理器中的 振蕩器要好。在具有低采樣速率中等精度的系統(tǒng)中使用處理器內部振蕩器才有可能，但要用 圖16核對。問：一個采樣時鐘上的噪聲問題究竟怎樣嚴重?這個問題在有關數據采集系統(tǒng)的 文章中很少見。答：因為使用系統(tǒng)的限制因素是采樣保持電路的孔徑抖動，所以采樣時鐘的相位 噪聲往往被忽視。但假如我們把系統(tǒng)作為一個整體考慮，那么孔徑抖動恰