數(shù)字頻率計課程設計實習報告

1、數(shù)字頻率計設計報告書一、設計要求設計一個4位十進制數(shù)字式頻率計，最大測量范圍為10MHz量程分10kHz、100kHz、1MHz和 10MHz四檔(最大讀數(shù)分別為 9. 999kHz、99. 99kHz、999.9kHz、9999.kHz).量程自動轉(zhuǎn)換規(guī)則如下：(1)當讀數(shù)大于9999時，頻率計處于超量程狀態(tài)，此時顯示器發(fā)出溢出指示，下一次測量時，量程自動增大一檔，小數(shù)點位置隨量程變更自動移位。(2)可用手動方式使量程在每次測量開始時處于最低檔。顯示方式如下：(3)采用記憶顯示方式，即計數(shù)過程中不顯示數(shù)據(jù)，待計數(shù)過程結(jié)束以后，顯示計數(shù)結(jié)果，將此顯示結(jié)果保持到下一次計數(shù)結(jié)束。顯示時間應不小于1

2、s。(4)送入信號應是符合 CMOS1路要求的脈沖波，對于小信號模擬信號應有放大整形電路。二、方案設計<1>整體思路S4H，腓復位借Q被短信號i?H腳動存數(shù)理H示所謂頻率就是周期性信號在單位時間(1s)內(nèi)變化的次數(shù)。若在一定時間間隔T內(nèi)測得周期性信號的重復變化次數(shù)為N ,則頻率可表示為f =N /T (Hz)。被測信號fx經(jīng)放大整形電路變成計數(shù)電路所要求的脈沖信號，其頻率與被測信號fx的頻率相同?；鶞孰娐诽峁藴?時間基準信號clk,其高電平持續(xù)時間t 1 = 1 s,當1 s信號來到時，閘門電路開通，被測 脈沖信號通過閘門電路，成為計數(shù)電路的計數(shù)脈沖CP,計數(shù)電路開始計數(shù)，直到l

3、s 信號結(jié)束時閘門電路關閉，停止計數(shù)。若在閘門時間 1 s內(nèi)計數(shù)電路計得的脈沖個數(shù)為N,則被測信號頻率f =NHz?？刂齐娐返淖饔糜袃蓚€：一是產(chǎn)生鎖存脈沖 CLK,使顯示電路上的數(shù)字 穩(wěn)定；二是產(chǎn)生清“ 0”脈沖，使計數(shù)電路每次測量從零開始計數(shù)。<2>時鐘信號的選擇設計電路中時鐘信號采用 12M有源晶振產(chǎn)生，下面是 12M有源晶振引腳圖:LM311引腳圖OUTGND<3>整形電路的選擇整形電路中可以用運算放大器 LM311組成電壓選擇器實現(xiàn)，以下是關于此芯片的資料:引腳功能：GROUND/GND 地INPUT +正向輸入端INPUT -反向輸入端OUTPUT輸出端BAL

4、ANCE平衡BALANCE/STROBE 平衡 / 選通V+ 電源正V- 電源負NC 空腳最大額定值（T,=+25C除非另.有規(guī)定）楨定值1符號LM211LM311單位I忠電源電壓Vce+ Vee3636心口輸出到負電源電壓Vo-VEE5040V前地到負電遮電壓Vee3030vdcn輸入爰動電工Vid±30±30Me輸入電壓（注2）Vin±15£15選通管腳的電壓-"oc至Vcc/%c 至 Vqc-5vdc功耗和熱特性望料DIP%超過+25C時領定伯卜降Pb1除g6,25 5QmW mWrC工作環(huán)境溫度范圍Ta-25 至+85口至+70工作站溫

5、+ 150+ 150保存溫度葩圍-65 至+ 150W5 至 +150由于LM311過于復雜且此次設計要求精度不高，整形電路可以改為如下電路:這樣產(chǎn)生穩(wěn)定3.3V為幅值的信號送入 EPM570中，對芯片起到保護作用。<3>設計所用核心芯片資料及其原理所用核心芯片為CPLD器彳EPM570T100C5基本設計方法是借助集成開發(fā)軟件平臺quartus II 6.0,用原理圖、硬件描述語言（ Verilog HDD等方法，生成相應的目標文件, 通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標芯片中，實現(xiàn)設計的數(shù)字系統(tǒng)。EPM573I 腳圖:士HAJJ1 日二士lab,西 vnggji 引

6、*二+廿七 弱. 二.一百一 消 > 崎I!-一二 暫 gwivujI-I 6三十三一13 Mvoa 二 ±- 工區(qū)nn I 再 31后二 6四 qn二 霏 2匚自二 - E 71 年 I:-I匚二 總 |£|二, rila 一1二 招 tsljl . 5H- - o O O O 9 W 9" HE m MH" o"-J- 1 工-K L三 4,3DDOODeooooncooDQOOO1 營二QA。3|> 團*0HIS-IM-MEq*2二。二二EI2各5 I二 *在Quartus II 6.0中設定的引腳分布如下:Node Nama

7、DirectionLocatlcinI/OEk1elkUnknownPIM21ZdrUnknownPIN_2I36fsUnknownPIN_7324dh2UnhiQwriPIN_H15¥泮同UnknownPIN_20I60yyysUnknownMN/176yyy4UnknownPIN_30180¥ 療3UnknownPIN.331gm2UnknownPIN_34I10%yyy1UnknownPIN_35111令yyyoUnknownPIN_36t1ZpiUnknownPIN 一書113P2UnknownPIN_50114P3UnknownPIM 51115心p4Unknow

8、nPIN.21&司UnknownPIN_38I<4>計數(shù)譯碼原理圖:<5>分頻選擇器原理圖:多<6>數(shù)碼管引腳圖:通過Verilog HDL語言設計程序，實現(xiàn)上述原理圖功能，最終所測信號頻率以四位共陰極數(shù)碼管顯示，單位為 KHz)三、調(diào)試1、按照分頻計、計數(shù)器、鎖存器、選擇器、譯碼器模塊分別進行編程調(diào)試、仿真；建立工程，把五個模塊連接，調(diào)試。針對錯誤模塊進行修改，重新建立工程、連接模塊；3、將程序下載到EMP570中，利用數(shù)電實驗板以及數(shù)碼管進行調(diào)試;4、 將各種器件焊接到萬用板上，連接電源進行實際調(diào)試。程序代碼1 module ssss(b,bas

9、e);input b;output reg base;reg 23:0q;always(posedge b)if(q<5999999)q<=q+1;elsebeginbase<=!base;q<=0;endEndmodule2module Fen6M(b,base);input b;output reg base;reg 23:0q;always(posedge b)if(q<5999999)q<=q+1;elsebeginbase<=!base;q<=0;endEndmodule3module ctrl(clk,Counter_EN,Latch

10、_EN,Counter_Clr);input clk;output Counter_EN,Latch_EN,Counter_Clr;reg wire_1=0,wire_2=0;always (posedge clk)beginwire_1 <= ! wire_1;endalways (negedge clk)beginwire_2 <= wire_1;endassign Counter_EN = wire_1;assign Latch_EN = (! Counter_EN) & wire_2;assign Counter_Clr = (! Counter_EN) &

11、 (! Latch_EN) & (! wire_2); endmodule4module counter(clk,clr,en,q,ql);input clk,en,clr;output reg3:0 q;output ql;assign ql=en&(q=9);always(posedge clk,posedge clr)if(clr) q<=0;elseif(en)beginif(q<9) q<=q+1;else q<=0;endendmodule5.mt陋rmodule latcher(d1,d2,en,clk,q1,q2);input 3:0 d

12、1,d2;input clk,en;output reg3:0 q1,q2;always(posedge clk)if(en)beginq1<=d1;q2<=d2;endendmodule6module over_select(IN,SELECT,OUT);input 3:0 IN;input SELECT;output reg3:0 OUT;always (SELECT)case(SELECT)0:OUT<=IN;1:OUT<=10;endcaseendmodulemodule decode#to7(incode,outcode);input 3:0 incode;o

13、utput 6:0 outcode;reg6:0 outcode;always(incode)begincase(incode)4'b0000: outcode= 7'b1111110;4'b0001: outcode= 7'b0110000;4'b0010: outcode= 7'b1101101;4'b0011: outcode= 7'b1111001;4'b0100: outcode= 7'b0110011;4'b0101: outcode= 7'b1011011;4'b0110: o

14、utcode= 7'b1011111;4'b0111: outcode= 7'b1110000;4'b1000: outcode= 7'b1111111;4'b1001: outcode= 7'b1110011;default: outcode= 7'b1000111;endcaseendEndmodule7module Half_freq(CLK_in,CLK_out);input CLK_in;output CLK_out;reg CLK_out;always(posedge CLK_in) beginCLK_out=CLK_

15、out;endEndmodule9.module fenpin(clk,fout10,fout100,fout1000);input clk;output fout10,fout100,fout1000;reg3:0 q1,q2,q3;assign fout10=(q1=9);assign fout100=fout10&(q2=9);assign fout1000=fout100&(q3=9);always(posedge clk)if(q1<9) q1<=q1+1;else q1<=0;always(negedge fout10)if(q2<9) q2

16、<=q2+1;else q2<=0;always(negedge fout100)if(q3<9) q3<=q3+1;else q3<=0;Endmodule10.module decode2to4(incode,outcode);input1:0 incode;output reg3:0 outcode;integer i;always (incode)begincase(incode)2'b00:outcode=4'b1000;2'b01:outcode=4'b0100;2'b10:outcode=4'b0010

17、;2'b11:outcode=4'b0001;endcaseendendmodule11.module decode4to7(incode,outcode,in);input 3:0 incode;input in;output 7:0 outcode;reg7:0 outcode;always(incode)begincase(incode)4'b0000: outcode6:0= 7'b1111110;4'b0001: outcode#:0= 7'b0110000;4'b0010: outcode6:0= 7'b1101101

18、;4'b0011: outcode6:0= 7'b1111001;4'b0100: outcode6:0= 7'b0110011;4'b0101: outcode6:0= 7'b1011011;4'b0110: outcode6:0= 7'b1011111;4'b0111: outcode6:0= 7'b1110000;4'b1000: outcode6:0= 7'b1111111;4'b1001: outcode6:0= 7'b1110011;default: outcode6:0

19、= 7'b1000111;endcaseif(in=1) outcode7=1'b1;else outcode7=1'b0;endendmodule12.13-s:r instmodule mux4_1(a,b,c,d,s,out);input a,b,c,d;input 1:0 s;output reg out;always (s)case(s)2'b00:out=a;2'b01:out=b;2'b10:out=c;2'b11:out=d;endcaseendmodule13.module renge_counter(clk,clr,q,ql);input clk,clr;output reg 2:0 q;output ql;assign ql=(q=4);always (posedge clk ,posedge clr)if(clr)q<=0;e