掌握IC封裝的特性以達到最佳EMI抑制性能

1、掌握IC封裝的特性以達到最佳 EMI抑制性能將去耦電容直接放在IC封裝內(nèi)可以有效控制 EMI并提 高信號的完整性，本文從 IC內(nèi)部封裝入手，分析 EMI的來 源、IC封裝在EMI控制中的作用，進而提出 11個有效控制 EMI的設(shè)計規(guī)則，包括封裝選擇、引腳結(jié)構(gòu)考慮、輸出驅(qū)動 器以及去耦電容的設(shè)計方法等，有助于設(shè)計工程師在新的設(shè) 計中選擇最合適的集成電路芯片，以達到最佳EMI抑制的性能。現(xiàn)有的系統(tǒng)級EMI控制技術(shù)包括：（1）電路圭寸閉在一個 Faraday盒中（注意包含電路的機械 封裝應(yīng)該密封）來實現(xiàn)EMI屏蔽；（2）電路板或者系統(tǒng)的I/O端口上采取濾波和衰減技術(shù) 來實現(xiàn)EMI控制；（3）現(xiàn)電路的

2、電場和磁場的嚴格屏蔽，或者在電路板上采取適當(dāng)?shù)脑O(shè)計技術(shù)嚴格控制 PCB走線和電路板層（自屏蔽）的電容和電感，從而改善 EMI性能。EMI控制通常需要結(jié)合運用上述的各項技術(shù)。一般來 說，越接近EMI源，實現(xiàn)EMI控制所需的成本就越小。PCB 上的集成電路芯片是 EMI最主要的能量來源，因此如果能夠 深入了解集成電路芯片的內(nèi)部特征，可以簡化PCB和系統(tǒng)級設(shè)計中的EMI控制。PCB板級和系統(tǒng)級的設(shè)計工程師通常認為，它們能夠接觸到的EMI來源就是PCB。顯然，在PCB設(shè)計層面，確實 可以做很多的工作來改善 EMI。然而在考慮EMI控制時，設(shè) 計工程師首先應(yīng)該考慮IC芯片的選擇。集成電路的某些特征如封裝

3、類型、偏置電壓和芯片的工藝技術(shù)（例如CMOS、ECL、TTL）等都對電磁干擾有很大的影響。本文將著重討論 這些問題，并且探討IC對EMI控制的影響。1、EMI的來源數(shù)字集成電路從邏輯高到邏輯低之間轉(zhuǎn)換或者從邏輯低到邏輯高之間轉(zhuǎn)換過程中，輸出端產(chǎn)生的方波信號頻率并 不是導(dǎo)致EMI的唯一頻率成分。該方波中包含頻率范圍寬廣 的正弦諧波分量，這些正弦諧波分量構(gòu)成工程師所關(guān)心的EMI頻率成分。最高 EMI頻率也稱為EMI發(fā)射帶寬，它是 信號上升時間而不是信號頻率的函數(shù)。 計算EMI發(fā)射帶寬的 公式為：F=0.35/Tr其中：F是頻率，單位是 GHz ； Tr是單位為ns（納秒）的 信號上升時間或者下降時

4、間。從上述公式中不難看出，如果電路的開關(guān)頻率為 50MHz，而 采用的集成電路芯片的上升時間是1ns，那么該電路的最高EMI發(fā)射頻率將達到350MHz，遠遠大于該電路的開關(guān)頻率。而如果IC的上升時間為 500ps，那么該電路的最高 EMI發(fā)射頻率將高達700MHz。眾所周知，電路中的每一個電壓值 都對應(yīng)一定的電流，同樣每一個電流都存在對應(yīng)的電壓。當(dāng) IC的輸出在邏輯高到邏輯低或者邏輯低到邏輯高之間變換 時，這些信號電壓和信號電流就會產(chǎn)生電場和磁場，而這些 電場和磁場的最高頻率就是發(fā)射帶寬。電場和磁場的強度以 及對外輻射的百分比，不僅是信號上升時間的函數(shù)，同時也 取決于對信號源到負載點之間信號通

5、道上電容和電感的控 制的好壞，在此，信號源位于PCB板的IC內(nèi)部，而負載位于其它的IC內(nèi)部，這些IC可能在PCB上，也可能不在該 PCB上。為了有效地控制 EMI，不僅需要關(guān)注IC芯片自身 的電容和電感，同樣需要重視PCB上存在的電容和電感。當(dāng)信號電壓與信號回路之間的耦合不緊密時，電路的電 容就會減小，因而對電場的抑制作用就會減弱，從而使EMI增大；電路中的電流也存在同樣的情況，如果電流同返回路 徑之間耦合不佳，勢必加大回路上的電感， 從而增強了磁場， 最終導(dǎo)致EMI增加。換句話說，對電場控制不佳通常也會導(dǎo) 致磁場抑制不佳。用來控制電路板中電磁場的措施與用來抑 制IC封裝中電磁場的措施大體相似

6、。正如同PCB設(shè)計的情況，IC封裝設(shè)計將極大地影響 EMI。電路中相當(dāng)一部分電磁輻射是由電源總線中的電壓瞬變造成的。當(dāng)IC的輸出級發(fā)生跳變并驅(qū)動相連的PCB線為邏輯 高”時，IC芯片將從電源中吸納電流，提供輸出級所需的能量。對于IC不斷轉(zhuǎn)換所產(chǎn)生的超高頻電流而言，電源 總線始于PCB上的去耦網(wǎng)絡(luò)，止于IC的輸出級。如果輸出 級的信號上升時間為 1.0ns，那么IC要在1.0ns這么短的時 間內(nèi)從電源上吸納足夠的電流來驅(qū)動PCB上的傳輸線。電源總線上電壓的瞬變?nèi)Q于電源總線路徑上的電感、吸納的電 流以及電流的傳輸時間。電壓的瞬變由下面的公式所定義：V=Ldi/dt，其中：L是電流傳輸路徑上電感的

7、值； di表示信號上升時間 間隔內(nèi)電流的變化；dt表示電流的傳輸時間（信號的上升時 間）。由于IC管腳以及內(nèi)部電路都是電源總線的一部分，而且吸納電流和輸出信號的上升時間也在一定程度上取決于IC的工藝技術(shù)，因此選擇合適的IC就可以在很大程度上控制上述公式中提到的所有三個要素。2、IC封裝在電磁干擾控制中的作用IC封裝通常包括：硅基芯片、一個小型的內(nèi)部PCB以及焊盤。硅基芯片安裝在小型的 PCB上，通過綁定線實現(xiàn)硅 基芯片與焊盤之間的連接，在某些封裝中也可以實現(xiàn)直接連 接。小型PCB實現(xiàn)硅基芯片上的信號和電源與IC封裝上的對應(yīng)管腳之間的連接，這樣就實現(xiàn)了硅基芯片上信號和電源 節(jié)點的對外延伸。貫穿該

8、IC的電源和信號的傳輸路徑包括：硅基芯片、與小型 PCB之間的連線、PCB走線以及IC封裝 的輸入和輸出管腳。對電容和電感（對應(yīng)于電場和磁場）控制的好壞在很大程度上取決于整個傳輸路徑設(shè)計的好壞。某些 設(shè)計特征將直接影響整個 IC芯片封裝的電容和電感。首先看硅基芯片與內(nèi)部小電路板之間的連接方式。許多 的IC芯片都采用綁定線來實現(xiàn)硅基芯片與內(nèi)部小電路板之 間的連接，這是一種在硅基芯片與內(nèi)部小電路板之間的極細 的飛線。這種技術(shù)之所以應(yīng)用廣泛是因為硅基芯片和內(nèi)部小 電路板的熱脹系數(shù)（CTE）相近。芯片本身是一種硅基器件， 其熱脹系數(shù)與典型的 PCB材料（如環(huán)氧樹脂）的熱脹系數(shù)有很 大的差別。如果硅基芯

9、片的電氣連接點直接安裝在內(nèi)部小 PCB上的話，那么在一段相對較短的時間之后，IC封裝內(nèi)部 溫度的變化導(dǎo)致熱脹冷縮，這種方式的連接就會因為斷裂而 失效。綁定線是一種適應(yīng)這種特殊環(huán)境的引線方式，它可以 承受大量的彎曲變形而不容易斷裂。采用綁定線的問題在于，每一個信號或者電源線的電流 環(huán)路面積的增加將導(dǎo)致電感值升高。獲得較低電感值的優(yōu)良 設(shè)計就是實現(xiàn)硅基芯片與內(nèi)部PCB之間的直接連接，也就是說硅基芯片的連接點直接粘接在PCB的焊盤上。這就要求選擇使用一種特殊的 PCB板基材料，這種材料應(yīng)該具有極低的 CTE。而選擇這種材料將導(dǎo)致IC芯片整體成本的增加，因而 采用這種工藝技術(shù)的芯片并不常見，但是只要這

10、種將硅基芯片與載體PCB直接連接的IC存在并且在設(shè)計方案中可行，那么采用這樣的IC器件就是較好的選擇。一般來說，在IC封裝設(shè)計中，降低電感并且增大信號與對應(yīng)回路之間或者電源與地之間電容是選擇集成電路芯 片過程的首選考慮。舉例來說，小間距的表面貼裝與大間距 的表面貼裝工藝相比，應(yīng)該優(yōu)先考慮選擇采用小間距的表面 貼裝工藝封裝的IC芯片，而這兩種類型的表面貼裝工藝封 裝的IC芯片都優(yōu)于過孔引線類型的封裝。 BGA封裝的IC芯 片同任何常用的圭寸裝類型相比具有最低的引線電感。從電容 和電感控制的角度來看，小型的封裝和更細的間距通?？偸?代表性能的提高。引線結(jié)構(gòu)設(shè)計的一個重要特征是管腳的分配。由于電感和

11、電容值的大小都取決于信號或者是電源與返回路徑之間 的接近程度，因此要考慮足夠多的返回路徑。電源和地管腳應(yīng)該成對分配，每一個電源管腳都應(yīng)該有對應(yīng)的地管腳相鄰分布，而且在這種引線結(jié)構(gòu)中應(yīng)該分配多 個電源和地管腳對。這兩方面的特征都將極大地降低電源和 地之間的環(huán)路電感，有助于減少電源總線上的電壓瞬變，從 而降低EMI。由于習(xí)慣上的原因，現(xiàn)在市場上的許多IC芯片并沒有完全遵循上述設(shè)計規(guī)則，然而IC設(shè)計和生產(chǎn)廠商都深刻理解這種設(shè)計方法的優(yōu)點，因而在新的IC芯片設(shè)計和發(fā)布時IC廠商更關(guān)注電源的連接。理想情況下，要為每一個信號管腳都分配一個相鄰的信 號返回管腳（如地管腳）。實際情況并非如此，即使思想最前 衛(wèi)

12、的IC廠商也沒有如此分配IC芯片的管腳，而是采用其它 折衷方法。在 BGA封裝中，一種行之有效的設(shè)計方法是在 每組八個信號管腳的中心設(shè)置一個信號的返回管腳，在這種 管腳排列方式下，每一個信號與信號返回路徑之間僅相差一 個管腳的距離。而對于四方扁平封裝（QFP）或者其它鷗翼（gull wing）型封裝形式的IC來說，在信號組的中心放置一個信號 的返回路徑是不現(xiàn)實的，即便這樣也必須保證每隔4到6個管腳就放置一個信號返回管腳。需要注意的是，不同的IC工藝技術(shù)可能采用不同的信號返回電壓。有的IC使用地管腳（如TTL器件）作為信號的返回路徑，而有的IC則使用電源管腳（如絕大多數(shù)的ECL器件）作為信號的返

13、回路徑，也有 的IC同時使用電源和地管腳（比如大多數(shù)的 CMOS器件）作 為信號的返回路徑。因此設(shè)計工程師必須熟悉設(shè)計中使用的 IC芯片邏輯系列，了解它們的相關(guān)工作情況。IC芯片中電源和地管腳的合理分布不僅能夠降低EMI，而且可以極大地改善地彈反射 （ground bounce）效果。當(dāng)驅(qū)動 傳輸線的器件試圖將傳輸線下拉到邏輯低時，地彈反射卻仍 然維持該傳輸線在邏輯低閾值電平之上，地彈反射可能導(dǎo)致 電路的失效或者故障。IC封裝中另一個需要關(guān)注的重要問題是芯片內(nèi)部的PCB設(shè)計，內(nèi)部PCB通常也是IC封裝中最大的組成部分， 在內(nèi)部PCB設(shè)計時如果能夠?qū)崿F(xiàn)電容和電感的嚴格控制，將極大地改善設(shè)計系統(tǒng)的

14、整體 EMI性能。如果這是一個兩層的 PCB板，至少要求 PCB板的一面為連續(xù)的地平面層，PCB板的另一層是電源和信號的布線層。更理想的情況是四層的 PCB板，中間的兩層分別是電源和地平面層，外面的兩層作 為信號的布線層。由于IC封裝內(nèi)部的PCB通常都非常薄， 四層板結(jié)構(gòu)的設(shè)計將引出兩個高電容、低電感的布線層，它 特別適合于電源分配以及需要嚴格控制的進出該封裝的輸 入輸出信號。低阻抗的平面層可以極大地降低電源總線上的 電壓瞬變，從而極大地改善EMI性能。這種受控的信號線不 僅有利于降低EMI，同樣對于確保進出IC的信號的完整性 也起到重要的作用。3、其它相關(guān)的IC工藝技術(shù)問題集成電路芯片偏置和

15、驅(qū)動的電源電壓Vcc是選擇IC時要注意的重要問題。從IC電源管腳吸納的電流主要取決于該電壓值以及該IC芯片輸出級驅(qū)動的傳輸線（PCB線和地返 回路徑）阻抗。5V電源電壓的IC芯片驅(qū)動50Q傳輸線時， 吸納的電流為100mA ; 3.3V電源電壓的IC芯片驅(qū)動同樣的 50 Q傳輸線時，吸納電流將減小到66mA ; 1.8V電源電壓的IC芯片驅(qū)動同樣的50Q傳輸線時，吸納電流將減小到36mA。由此可見，在公式 V=Ldi/dt中，驅(qū)動電流從 100mA減少到36mA可以有效地降低電壓的瞬變 V 因而也就降低了 EMI低壓差分信號器件（LVDS）的信號電壓擺幅僅有幾百毫伏，可以想象這樣的器件技術(shù)對EMI的改善將非常明顯。電源系統(tǒng)的去耦也是一個值得特別關(guān)注的問題。IC輸出級通過IC的電源管腳吸納的電流都是由電路板上的去耦網(wǎng) 絡(luò)提供的。降低電源總線上電壓下降的一種可行的辦法是縮 短去耦電容到 IC輸出級之間的分布路徑。這樣將降低“ Ldi/dt表達式中的“ L”。由于IC器件的上升時間越來越 快，在設(shè)計PCB板時唯一可以實施的辦法是盡可能地縮短去 耦電容到IC輸出級之間的分布路徑。一種最直接的解決方 法是將所有的電源去耦都放在IC內(nèi)部。最理想的情